为功耗敏感应用选择最佳的低功耗、低成本FPGA

功耗敏感应用的设计人员如今面对前所未有严格的系统总体功耗限制、规范和标准。与此同时，这类应用所要求的功能、性能和复杂度正不断增加，但却不能以增加电池消耗和成本作为代价。对大多数工程决定来说，确定最佳的器件取决于功耗、性能、逻辑和I/O数量方面的设计约束。由于基于Flash的非易失性FPGA不需要数百万耗电的SRAM配置数据存储单元，其静态功耗较之于基于SRAM的解决方案低很多，因而成为功耗敏感应用的理想器件。

可选的解决方案

以前，大多数设计人员依赖ASIC来满足设计中的低功耗约束，而不是采用FPGA。由于开发周期较长、NRE高、缺乏应对标准变化及后期设计修改灵活性差，采用硬连线的ASIC风险较高，对产品生命周期较短的应用不太实际。随着竞争加剧，上市时间对产品的成败越来越重要，PLD逐渐成为首选的解决方案。事实上，越来越多的设计人员开始发现，为适应不断演进的标准、缩短开发周期并达到下一代前沿半导体产品所要求的封装和功耗指标，必须采用低功耗的可编程解决方案。

当然，并非所有的可编程逻辑技术都能很好地满足低功耗要求。事实上，当今市场上某些“低功耗”FPGA的电流消耗高达30mA，这通常比典型的功耗敏感电池供电应用所能容忍的耗电量还要1到2个数量级。基于SRAM技术的器件在上电启动时还会产生浪涌电流，并在系统初始化期间出现加载配置数据的功率尖峰，这会导致额外的电池消耗。基于Flash技术的单芯片器件不需要外接配置数据器件(如启动PROM或微控制器) 来完成每次上电启动的编程加载工作，并具有上电即用功能，无需外部器件的协助就可完成系统上电。去除SRAM FPGA所需的额外部件，不仅可减少电路板空间和系统功耗，还能提高可靠性，简化库存管理，将整体系统成本降低多达70%。

采用Flash*Freeze技术的IGLOO PLUS系列FPGA。

但是，继续降低器件电源电压(Vcc)的日子已不复存在。不仅如此，由于基于SRAM技术的FPGA晶体管密度极高，每一次半导体工艺节点的缩小都意味着静态功耗的增加，因为工艺节点缩小后，量子隧道效应和亚阈区泄漏之类的问题变得更加严重。这对面向功耗敏感应用的器件是个实实在在的挑战。随着漏电流增加，静态功耗开始成为功耗的主要部分，因此静态功耗成为人们最关心的问题。

由于不需要数百万SRAM配置数据存储单元，基于Flash的非易失性FPGA的静态功耗比基于SRAM的解决方案要低很多。因此，基于Flash的非易失性FPGA是低功耗应用的理想器件。事实上，在市面上基于Flash的低成本FPGA中，设计人员可以选择专门针对功耗、速度和I/O以及功耗及成本敏感应用的基本设计要求进行了优化的产品。

Actel公司高级产品市场经理Hezi Saar。