65nm Virtex-5 FPGA工艺

半导体工业的最主要特征是工艺不断进步，平均每隔几年就要升级一次，带动功耗和成本不断下降，性能不断提升。从180nm到130nm，再到90nm、65nm和45nm，这些略显枯燥的数字使我们的生活正在加速进入充斥各种电子器件的数字时代。

　　在新的工艺节点上，当可编程逻辑，逻辑器件，也就是CPLD和FPGA厂商一次又一次在不久的将来65nm领域把电子设计行业专家和电子社群共同推出的荣誉带回他们的总部的时候，我们不得不再次思索65nm究竟给这个行业带来的是什么样的变化，可编程逻辑解决方案为什么从以前的配角不断地成为行业的热点。

　　众所周知，通信、仪器、工业、军工、航天等许多市场具有小批量、多品种的特点，如果投入大量资源开发一颗专用的芯片，经济上是非常不划算的。另外，越来越多的企业意识到差异化的快速灵活生产才是生存和发展之道，但却是高昂的芯片设计和制造成本却阻碍了技术的创新。还好有FPGA，工程师可以用FPGA实现所需的功能和算法，这样他们就不必受限于某种产品或某家厂商，而仅仅受限于他们的创造性思维。

　　FPGA要与其它类型的器件竞争，必须满足低成本、低功耗、高性能的要求，采用先进工艺是最直接有效的办法了。同时，由于FPGA芯片是一次研发投入，就可以用软件编程的方式反复利用，让众多的客户来分担研发成本。因而FPGA厂商在采用先进工艺上可谓不遗余力。从130nm、90nm到65nm，每一次新的工艺制程的推进，都离不开他们的身影。

　　比如赛灵思的65nmVirtex-5,作为可编程领域最早推出且是目前唯一量产的65nm器件，就很具有相当的代表性。 宣称“Innovation in the Heart”的赛灵思在新的65nmVirtex-5上， 采用了先进的3层不同厚度的氧化层技术降低漏电和静电，通过1.0V的内核电压和应变硅技术实现了更低的动态功耗并提升性能，用12层铜技术降低电容电压以及镍硅化物自动对准技术提升性能等。此外，Virtex-5还采用ASMBL架构和Express Fabric，并内置了温度与电压传感器等技术，与前代90nm FPGA相比，速度平均提高30%，容量增加65%，动态功耗降低35%，静态功耗不变，芯片面积减小了45%。Virtex-5具有6个独立输入的查找表(LUT)和新型对角互连结构，减少了逻辑层次，改进了构造块之间的信号互连，使逻辑性能比上一代Virtex-4平均提高30%。赛灵思亚太区Virtex解决方案高级市场经理邹志雄透露，65nm Virtex的价格有望比90nm器件下降20%～30%。

　　利用ExpressFabric架构的6输入查找表，实现64位分布式RAM时，只需用一个逻辑单元，而以往的4输入查找表则需要4个逻辑单元。

　　系统设计师当然喜欢高性能，可绝对讨厌高功耗，如何在降低功耗的同时不牺牲速度和性能也是很大的挑战。厂商为降低功耗，通常会采用较低的内核电压，但内核电压下降会牺牲速度，如内核电压从1.1V下降到0.9V，速度将会降低17%。邹志雄解释道，Virtex-5通过扩大硅分子间距，在采用1.0V电压时并没有增加漏电流，也没有牺牲速度与性能，在性能和功耗之间取得了很好的平衡。

　　高速信号处理与串行传输

　　手机是数字式的，家电是智能的，高清电视可以挂墙上了，我们身边可以找到的纯模拟信号的产品日渐稀少，所有的产品一定要粘上数字两个字才够时髦。数字世界的核心要义是实现数字信号的处理，包括变换、滤波、编解码等操作，可以用MCU、DSP、FPGA、硬连线逻辑等多种方式来实现。硬连线逻辑的处理效率最好，但灵活性最差，开发十分复杂，只能适应一种媒体格式和固定的操作，无法满足支持多种媒体格式的要求，基本上已被淘汰。MCU的强项是控制，对数字信号处理的能力有限，对数据量有限的应用还可以应付。从名字上就可以知道，DSP最适合数字信号处理，如语音、视频、图像，而且DSP的架构相对精简，易于提高时钟频率。DSP的性能受很多固定硬件架构的限制，如总线性能瓶颈、固定数量的乘法累加(MAC)模块、固定存储器、固定硬件加速模块和固定数据带宽等。因此DSP的这种固定硬件架构对于许多要求定制DSP功能实现的应用来说并不适用。FPGA最大的优势是并行处理，在同一时间能处理大量不同的任务，因而在涉及到复杂计算时可把DSP的一些任务卸载到FPGA中处理。

　　随着电信网、广播电视网和计算机通信网的相互渗透、互相兼容，并逐步整合成为统一的信息通信网络，对计算处理能力的要求越来越高，这时仅靠DSP又难以承担，常采用DSP+FPGA的方式实现系统逻辑复用及合并、实现新外设或总线接口以及信号处理链中的性能加速。

　　FPGA本身的处理性能在不断提高，在很多应用中大有取代DSP之势，尤其是在一些标准不断演进的通信系统中。FPGA可配置DSP片段来实现复用器、计数器、乘法累加器、加法器和很多其它功能，这些都不需要占用逻辑结构资源。FPGA还具有高的片上存储器带宽、大量I/O带宽以及高度的灵活性，可以在更低的功耗下提供高性能的可编程DSP功能，同时还能降低系统成本和减小电路板面积。系统设计师可以用一片或几片FPGA开发出一块原本要数十块DSP和可能多块电路板才能实现的电路板。因为FPGA支持在相同封装内的纵向移植，因此只需要更换不同规格的器件，就可以在同一个电路板设计上实现从低端到高端的功能。特别是对那些处理高速数据的多通道应用，FPGA可实现每时钟周期数百浮点乘法，这比最快的DSP快数倍。

　　以Virtex-5 SXT FPGA为例，该器件增强的DSP逻辑片(DSP48E)包括一个25x18位乘法器、一个48位第二级累加和算法运算单元以及一个可扩展到96位的48位输出。更宽的数据路径和输出可支持更广泛的动态范围和更高的精度，同时还优化了对单精度浮点运算的支持，而所消耗的资源只有90nm FPGA的一半。DSP48E逻辑片还包括了集成的层级路由，支持550MHz全速下的并行处理，利用640个DSP48E块可提供352GMAC的处理能力。其它功能还包括一个独立的C寄存器和一个扩展的第二级，这个第二级支持SIMD运算和模式检测，能够更高效地完成DSP实现。Virtex-5的DSP48E逻辑片可实现各种加速算法，可实现DSP功能的更高程度的集成，比以前Virtex器件的功耗更低。

　　FPGA还具有MCU和DSP所不具有的特性，那就是高速的硬件加密功能。由于FPGA是并行架构，可以同时对许多位数据进行加密。Virtex-5支持AES加密，基于软件的比特流加密和片上比特流解密逻辑使用了专用存储器来存储256位加密钥。

　　ML506入门级DSP开发板

　　目前电子行业的一个热门话题是串行通信，主要是由于串行通信能够避免并行通信中的信号间串扰问题，可以实现非常高的通信速率，如SATA 2的传输速率高达300MB/s，PCI Express 2.0的速度可达到500MB/s。

　　65nm的先进工艺使晶体管的开关速度更快，从而支持更高的传输速率。Virtex-5系列中的SXT平台有16个低功耗3.2Gbps RocketIO串行收发器，该串行收发器支持CPRI/OBSAI、HD/SDI、Serial RapidIO、PCI Express以及千兆位以太网等标准协议。内建的协议模块和接口直接提供对PCI Express和千兆位以太网的支持。

　　Virtex-5 LXT FPGA整合了串行收发器、内置式PCI Express端点模块和以太网媒体访问控制器模块，PCI Express端口已通过了PCI SIG V1.1版测试。Virtex-5的收发器具有先进的发射和接收均衡性能，还有预加重、自适应抖动等功能，能实现出色的信号完整性，使眼图的张开度最大化。用户还可以利用开发和调试工具、设计套件、IP、特性报告等快速构建标准兼容型串行接口。

　　商业和技术开发模式的转变

　　在2005年90nm工艺大规模应用的时候，有众多的公司宣布采用90nm工艺量产其产品，这些公司包括Intel、AMD、TI、NXP、Freescale、IBM、ATI、NEC、三星和赛灵思，而现在，仅有Intel、AMD、IBM、三星、Nvidia和赛灵思等几家公司宣布采用65nm工艺进行量产了。

　　尽管人们热衷于谈论工艺尺寸的问题，但实际投产的65nm芯片设计的数量远比想像得少，原因很简单，不划算。虽然工艺每升级一次，就能使晶圆的制造成本降低一半，却会使芯片的开发成本上升2倍、3倍甚至更多，而且是呈指数上升的。如65nm芯片的开模费高达400万美元，而45nm芯片的开模费更会达到900万美元。相比于开模费，更先进工艺的研发费用更会高得让人咋舌，设计一款45nm的芯片可能要烧掉2～5亿美元。别说是ASIC厂商，就是ASSP厂商可能都无力负担这笔巨额开支，这也是半导体业界的联合设计、联合研发日渐增多的缘由。只有那些能在众多客户和设计间分摊成本的芯片企业才能承担越来越昂贵的芯片制造和设计费用。可以预见的是，未来采用45nm、32nm甚至22nm的厂商名单只会越来越短，最先进工艺的IC设计只能是少数大佬们的对手戏了。

　　而这对FPGA厂商来说则是一种优势。邹志雄解释道，可编程器件，由于其工艺特点和商业模式，实际上是让众多的客户和FPGA厂商一起来承担这些巨额的研发费用。例如赛灵思有2万多客户，大家共同分摊45nm的2亿美元成本，这样实际上每个公司仅需承担1万美元，无疑就分担了风险。无晶圆代工模式就是由赛灵思率先发起的，这种分担技术风险的商业模式使FPGA的发展前景极为广阔。

　　在一些出货量极大的市场上，65nm的FPGA在成本上与90nm、130nm的ASIC/ASSP芯片并没有优势。如果FPGA的工艺能进入到32nm以下，老工艺的ASIC/ASSP芯片在成本上就会落得下风。再考虑到芯片开发的风险和成本，以及未来市场的不确定性，ASIC/ASSP的设计会逐渐减少，系统厂商必须求助于FPGA来完成设计，一些传统的IC设计业也可能让位基于FPGA的系统设计。

　　目前，可编程解决方案供应商在积极与代工伙伴一起在研发45nm的FPGA，32nm和22nm的FPGA也在计划当中。未来的FPGA还可以将闪存、嵌入式处理器等其他器件整合进来，实现混合工艺与混合电压，让FPGA变成一块“虚拟母板”，工程师可以直接进行混合信号的设计。换句话说，系统厂商不必再等IC供应商设计出所需的芯片，它们完全可以在FPGA上实现完整的系统功能。传统的电子系统开发模式在工艺不断进步的FPGA的力推下可能遭到彻底颠覆。

　　量产是信心的符号

　　自2006年5月15日推出65nm Virtex-5 FPGA平台以来，赛灵思公司已向市场发售了基于三款平台(LX、LXT和SXT)的13种器件。其中两款LX50和LX50T目前可量产供货，其它型号很快就可进入量产。

　　在从推出样片到量产的一年里，赛灵思在高低温测试、ESD保护以及开发工具、参考设计等方面做了大量工作。邹志雄特别强调：“量产的FPGA意味着客户现在可以放心地大量采用65nm FPGA进行整机产品制造。严格的内部工艺流程控制以及与代工厂合作伙伴的密切协作，使65nm工艺的良率达到了令人满意的程度。”为了让应用设计工程师更方便、快捷地开发基于Virtex-5的设计，赛灵思对软件和整体解决方案进行了多优化，提供免费的设计工具、针对应用而优化过的协议开发套件、通用开发板以及参考设计。

　　此外，赛灵思采用双代工厂策略以确保供应稳定性。UMC和东芝均通过了严格的认定流程和NPI(新产品引入)评估。NPI评估包括工艺评估(缺陷密度、线产量、周期以及量产关键要素等)、验证和特性评估、量产合作认定评估(内容部量产合格认定结果和量产计划)、封装/组装评估、最终测量产量和故障覆盖评估以及物流和产品计划评估等，从而为顺利量产打下了良好的基础。双代工厂的策略也有助于实现产能扩张，在一家代工厂出现产能瓶颈的时候，可以利用另一家代工厂的富裕产能满足市场的需求。双代工厂的潜在风险是两家代工厂的工艺不会完全一致，不过这可以通过严格的测试和验证来解决，保证客户拿到的最终产品的性能参数在容差范围内。

　　“时机即是商机。”在量产时间上已经足足领先最接近竞争对手一年半时间的赛灵思公司，正以“独一无二”的气势吸引着致力于差异化和行业领先地位的高端拥护。 而与此同时，对于采用65nm解决方案的客户来说，也意味着客户能有更多的利润和更大的成功机会。要知道，提前一年抢占市场也许就会使后来者彻底出局。