新闻中心

EEPW首页 > 模拟技术 > 设计应用 > 模拟BIST的四项基本原则

模拟BIST的四项基本原则

作者:时间:2012-02-12来源:网络收藏

引言

  数字的工作原理:用一个LFSR(线性反馈移位寄存器)生成伪随机的位模式,并通过临时配置成串行移位寄存器的触发器,将这个位模式加到待测电路上。数字亦用相同的触发器捕获响应,将移出的结果压缩成一个数字标志,再将其与一个正确的标志作逐位对比。

  1 “模拟”的定义

  “模拟”电路对不同的人有不同的含义。一个PLL或SERDES(串行器/解串器)可以看作是数字的,模拟的,或混合信号的。对这些单元的测试可以是纯数字的,因为这些功能只有数字输入和输出。例如,有些IC会用片上的频率计数器

  来测量PLL的输出频率,它是用一个基准频率的已知周期数,统计振荡的周期数,如果计数中的任何位不同于期望值,则测试就失败。很多用于测试IC SERDES收发器性能的方法是采用环回的伪随机数据,如检测到一个误码就认为失败。然而,测试ADC或DAC这类模拟电路时,显然要求BIST电路可以生成或捕获模拟信号,即瞬时电压总是相关的信号。传统的模拟电路(如滤波器和线性稳压器)都有模拟输入与输出,不过很多都有数字控制的信号或时钟。最纯粹的模拟电路(如RF电路)可能根本没有数字信号。

  在测试时,模拟电路至少要有一个非确定性瞬态电压的信号。测试包括对信号的检查,是在两个电压之间,是数字值,还是时间阈值;还要检查信号统计值是否在极限内;或检查一个有关信号的算术运算值是否在极限之间。对所有具备任何模拟信号的电路,都应采用模拟测试原理。

  纯数字电路的响应是确定性的,因此,一个可接受的输出信号只需要采样一次。不过,如果能看到数字电路信号足够多的细节,如毫伏或皮秒量级,则所有电路都是模拟的。在纳米级CMOS工艺时,这种考虑尤其不能忽视,因为对于1V电源轨以及亚纳秒级时钟周期,电源轨噪声、抖动、温度以及参量变动都有显着的影响。测试模拟电路的BIST电路容易受这些效应影响,哪怕BIST几乎是全数字的,因此,很多模拟设计者都想了解模拟BIST如何比相同芯片上的模拟电路更精确。

  2 设计模拟BIST的挑战

  设计用于模拟电路的BIST要比精确提供和捕捉模拟信号更加复杂。信号变动与需要测量的参数都要比数字BIST处理的逻辑0和逻辑1要多得多。模拟激励与响应可以从直流电压、线性斜坡以及脉冲,直到正弦波与频率调制。激励与响应可能还属于不同的域,从而使挑战更加复杂化。例如,一个DC电压输入可能产生一个频率输出。挑战中还增加了需要分析的各种参数,它们可能包括幅度、相位延迟,以及SNR(信噪比),还有DC电压、峰峰抖动,以及占空比。

  测试设备一般必须比待测电路精度高一个数量级。于是,最令人生畏的模拟BIST挑战就是:如何经济地实现比待测电路更高的精度,而后者很可能已经实现了在其硅片面积与技术下的最佳精度。信号幅度的范围可能非常巨大。ADC与DAC可以处理动态范围高达224的片上模拟信号,相当于8个数量级。

  数字BIST可以比作一个正在给自己的多项选择测试打分的学生。他将一个模板放在答题纸上,统计正确答案数。另一方面,模拟BIST则可以比做一个正在做作文考试的学生。这不是一个简单而客观的过程。现在,考虑到实用模拟BIST所必须应用的基础电路原理,应可以了解挑战的量级了。

  3 基础电路原则

  3.1 原则一

  通过施加时序不敏感的数字测试模式、时钟以及DC电压,测试机制本身必须是可测的,而无需片外的线性AC信号或测量。ATE(自动测试设备)在离开工厂前,要做大量的校准与测试。要让BIST成为混合信号ATE的替代方案,就必须在使用前作校准与测试。采用基于扫描的测试,模拟BIST电路的纯数字部分应是可测的,包括逻辑BIST。如果数字电路包含了延迟线或延迟匹配线路,则应测试这些延迟和延迟增量。测量一个延迟的方法是:将延迟线包含或配置到一个回路振荡器中,并用片上频率计数器测量其振荡频率。

  对模拟BIST中纯 模拟部分的测试则更复杂。有些研究人员建议在自己的模拟BIST中使用一个ADC或DAC,暗含着ATE可以测试它的假设;然而,混合信号ATE仍将是必要的,因此削弱了BIST的很多优势。

  也许最陈旧的BIST技术就是将一个DAC输出连回到一个ADC输入,或将一个调制器输出连到一个解调器输入,以此完成整个数字测试。这种方法仿佛是用一个未经测试的电路,去测试另外的电路,对补偿失误不敏感。例如,对于ADC中补偿的相似非线性,DAC的非线性则可能过高,因为两者一起要好于任何单独一个。

  3.2 原则二

  模拟BIST的第二个原则是欠采样,即慢于Nyquist速率的采样,这意味着采样速率要低于最高频率的两倍——这对于较慢地分析一个信号是必需的。较慢的采样还有利于使BIST电路小于待测电路。

  在有些自校准方法中,会用一个低速ADC去欠采样一只高速ADC或DAC的模拟信号。一级sigma-delta调制器是小而简单的模拟电路,如果带宽降低就可以将模拟信号转换为任意分辨率的数字码流。调制器可以采样一个1600万次/秒的信号,产生1600个1 bit的采样;调制器可以对这些采样作数字滤波,产生100万个4位分辨率采样/秒,或16000个16 位采样/秒,每种情况都将可用带宽减少至1/16。欠采样可以让一个较窄的兴趣带宽定位于原始信号频率的中心,使其转换为一个低的频率,从而更便于做分析。不过,欠采样也要付出混叠效应的代价,这是必须考虑的。

  另一个采样的例子是一个PLL BIST,它使用PLL的输入基准时钟沿,去采样PLL的输出(图1a)。此时,一个基准通过一个可调延迟线,为一只锁存器提供时钟,锁存器完成采样工作。假设锁存器的输出计数1000个时钟周期,然后延迟递增。这个动作不断重复,直到锁存器获得了累加的分布函数(图1b)。PLL的输出频率可以比其基准频率高出很多倍。这种BIST不能检测到基准时钟沿之间的抖动,但另外一种采用略微偏移的采样频率的技术,可以在输


上一页 1 2 3 下一页

关键词: BIST 基本原则

评论


相关推荐

技术专区

关闭