先进3D芯片堆叠的精细节距微凸点互连
除了Cu/Sn微凸点(μbump)互连外，实现芯片与芯片互连的另一替代方法是基于铟(In)的精细节距焊料凸点。铟是非常软的材料，熔点低(156℃)，但成本高，一般局限于高端成像传感器一类的特殊应用。
实验
本文全部实验均用5×5mm2 Imec封装测试芯片进行。图1是晶圆上一些关键测试图形的照片。这些芯片由氧化物介质中的标准单大马士革Cu互连层组成、用氧化物/氮化物层钝化。用于微凸点互连的测试结构主要是菊花链触点的周边行。在一种测试芯片中，它们连接总计480个直径25μm的微凸点连接点，节距为40μm。另一种测试芯片含有8200个直径25μm的微凸点阵列，节距为50μm。微凸点形成工艺是用半加成电镀技术。首先依次淀积Ti/Cu籽晶层和光刻胶层。然后进行光刻确定用于微凸点的开口区域。将光刻胶显影后，再依次电镀Cu和Sn，形成微凸点。最后，剥离光刻胶层，将Ti/Cu籽晶层刻蚀掉。
图1所示测试芯片采用60μm周边焊盘节距，并与TSV结合使用。实现这些TSV所用的工艺有详细描述。加工TSV前，把晶圆厚度减至50μm。TSV直径是25μm，深度为50μm。TSV Cu填充和微凸点形成在单一工艺中结合完成。Ti/Cu籽晶层在TSV刻蚀后淀积于深宽比为2的50μm TSV上。Cu填充前，应用10μm厚负光刻胶掩膜层，它允许同时形成Cu填充TSV和Cu/Sn凸点。用Cu填充TSV后，直接镀一层3.5μm厚Sn层。光刻胶剥离后，用化学方法除去金属籽晶层。
测试样品的键合在SET FC-150倒装芯片键合机上温度为150-250℃时进行。键合前应用不同的清洗剂(如助溶剂)。键合期间加压(5MPa-150MPa)，键合时间3-20分钟。
键合后，测量交织的菊花链的电阻和绝缘以检查互连的电气性能。有些样品还送去做X截面SEM检验。
结果
微凸点由焊料凸点和上芯片上的UBM组成。可焊金属“凸点焊盘”(此例中为Cu)置于下面的衬底上。焊料微凸点的使用也是选项，但本实验未使用。焊料与UBM/可焊金属的反应结果形成金属间化合物，因此上下芯片就连接。本研究中，UBM是Cu或Cu/Ni双金属层，而焊料凸点或包含纯Sn，或包含SnAg。图2是φ25μm微凸点的光学干涉测量剖面，在Cu/Ni UBM上形成了SnAg焊料凸点。
由于Sn和Cu的吉布斯(Gibbs)自由能低，二者均易被氧化。实际上发现，去除氧化物对确保SSD键合的金属间化合物形成至关重要。一些商用清洗剂(如助溶剂)和稀有机酸在倒装芯片键合过程中清洗Cu和Sn。助溶作用也可以用所谓非流动底层填充料(NUF)提供。优点是可与封装装配工艺同时进行底层填充工艺。但它们均不能在很低温度下有效去除氧化物。这使我们的SSD键合温度不能低于150℃。实际上，不同清洗剂的结合给出了150℃时的最佳键合结果。去除氧化物对于TLP键合的重要性不大，此时液态Sn能润湿Cu UBM形成金属间化物。
与SSD键合不同，应用于TLP键合的压力要小得多，2.5-10MPa对电良率不产生什么差异。
考虑工艺简易和连接界面质量之间的最佳折中，以NUF键合为基础工艺。这消除了毛细管底层填充的需求。进而通过采用初始高度并行的芯片至晶圆的取放、随后集中键合芯片的方法增加工艺产出。该方法已被证明能用于全200mm晶圆级(图3)。对于TLP和固态扩散键合方法，40/15μm节距/间距周边阵列芯片，获得了90%以上的器件良率。
对TLP和SSD键合时空洞的形成也作了研究。除了由于夹带清洗剂残留物形成空洞外，还在Cu3Sn相中观察到名为柯肯达尔(Kirkendall)空洞的较小亚微米空洞，Cu3Sn相在Cu-Sn键合后形成。为了研究制备方法对空洞形成的影响，对不同Cu/Sn/Cu三明治结构做了老化实验。发现空洞最初位于Cu和Sn界面处，但随老化的进展，更多空洞逐步漂离这一表面。在金属间化物连接中心也能观察到大量空洞。Cu/Sn/Cu表面薄膜中也发现柯肯达尔(Kirkendall)空洞，这里三明治薄膜是顺次电淀积形成。不过，将微凸点样品与表面薄膜堆叠(此堆叠持续老化到全都转换成Cu3Sn相为止)比较时，观察到在Cu-金属间化物界面处和在连接中心内的空洞形成密度的不同(图4)。因为Cu/Sn/Cu表面薄膜是用同一电镀化学过程淀积的，不过没有附加还原剂，这些还原剂污染物会增加空洞成核和生长。
最后，我们说明基于CuSn金属间化物微凸点在用后通孔方法形成的堆叠芯片中的应用。节距为60μm周边阵列TSV的3D晶圆级封装(3D-WLP)TSV器件堆叠在匹配的Si衬底上(图5)。这些器件有菊花链连接，以监控TSV+微凸点连接的电学连续性。观察到Cu-Sn堆叠工艺具有高良率。
结论
用精细节距Cu/Sn微凸点实现薄芯片堆叠。瞬时液相键合和固态扩散键合二者均有高电学良率。
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