5G毫米波TR组件设计

作者：陶长亚时间：2020-05-27来源：电子产品世界收藏

　　陶长亚（1.电子信息测试技术安徽省重点实验室，安徽蚌埠 2330062.中国电子科技集团公司第41研究所，安徽蚌埠 2330063.中电科仪器仪表（安徽）有限公司，安徽蚌埠 233006）

本文引用地址：http://www.eepw.com.cn/article/202005/413610.htm

　　摘要：为了对5G 毫米波通信信号进行测试，本文利用锁相技术、混频技术、滤波技术和功率控制技术设计出一种宽带毫米波TR组件，经过实际测试，所有指标都达到了设计要求。并成功用于5G信号综合测试仪中，实现了5G频段24.25 GHz～30 GHz的通信信号测试。

　　关键词：TR组件 5G 毫米波 本振源

　　基金项目：电子信息测试技术安徽省重点实验室项目，由安徽省“三重一创”项目资助，国家科技重大专项（2017ZX03001020）

　　0 引言

　　对于TR组件的设计，已有很多人做了深入的研究^[1-4]。但是对于5 G毫米波TR组件研制的文献却很少。5 G通信信号具有毫米波、大带宽等的特点。为了对5 G信号进行测试，本文设计出一种5 G毫米波TR组件，并成功用于5 G信号综合测试仪中，实现了5 G频段24.25 GHz～30 GHz的通信信号测试。

　　1 方案设计

　　1.1 设计指标

　　频率范围：24.25 GHz～30 GHz

　　功率输出范围：-90 dBm～10 dBm

　　功率输出步进：1 dB

　　调制带宽：200 MHz

　　分析带宽：200 MHz

　　1.2 设计方案

　　本设计方案的原理框图如图1所示。对于上行发射通道，中频基带模块产生的0.25 GHz～6 GHz中频基带信号通过开关选择，经过衰减、放大等功率调整与12 GHz点频低相噪本振2次谐波混频获得24.25 GHz～30 GHz的5G通信频段信号，经过滤波、功率调整后发射出去。对于下行接收通道，24.25 GHz～30 GHz的5 G通信信号功率调整后与12 GHz点频低相噪本振2次谐波混频获得0.25 GHz～6 GHz的中频信号，利用滤波器滤波后经功率调整、开关选择送给中频基带模块进行解调分析。

　　2 关键电路设计

　　2.1 通道设计

　　TR组件通道设计方案原理框图如图2、3所示。对于6 GHz以下5G频段的0.25 GHz～6 GHz带宽200 MHz上行发射信号，由中频基带模块输出给TR组件，本设计方案选用隔离度高达60 dB的开关HMC849选择上行发射通道。经过衰减器A-0805-C-03DB和放大器FGB-1509A功率调整后输入到混频器的RF端口。TR组件中混频器选用具有谐波混频功能的谐波混频器HMC264，射频频率范围是21 GHz～31 GHz，本振频率范围是10.5 GHz～15.5 GHz，中频频率范围是DC～6 GHz。选择谐波混频器可以使设计的本振频率相对较低，本方案中本振源的频率为12 GHz。6 GHz以下5G频段的0.25 GHz～6 GHz带宽200 MHz上行发射信号通过混频获得24.25 GHz～30 GHz带宽200 MHz的毫米波频段信号。利用腔体滤波器滤除无用的信号后输入给高增益放大器HMC263进行功率放大。由于输出功率范围要求是-90 dBm～10 dBm，输出功率步进是1 dB，所以上行发射通道数控衰减器选择HGC242，每个衰减器最大衰减范围是31.5 dB，衰减步进量是0.5 dB，采用4个器件级联的方式实现-90 dBm～10 dBm功率输出要求。为了避免上、下行信号相互影响，毫米波输入、输出端口使用环形器连接。对于下行接收通道，24.25 GHz～30 GHz带宽200 MHz的毫米波频段5 G信号由收发端口经环形器输入给30 dB数控衰减器，通过衰减、放大等功率调整后与12 GHz点频本振进行谐波混频得到0.25 GHz～6 GHz中频信号，利用6 GHz低通滤波器滤除本振、射频及交调。使用开关选择切换输出给中频基带模块进行信号解调分析。

　　2.2 本振源设计

　　本振源采用双环锁相方案，其原理框图如图4所示。

微信截图_20200608133726.jpg

　　本振模块为TR收、发模块提供变频所需的本振信号。5G毫米波TR组件的相噪指标主要取决于本振模块，根据上、下行通道设计方案的要求，本振频点确定为12 GHz。相位噪声是-110 dBc/Hz@10 kHz。为了实现高本振低相噪，本振源方案采用双环结构，辅助环提供8.8 GHz点频用于混频，利用基波混频实现频率向下搬移，减小主环由于倍频效应带来的相噪恶化。

　　主环的相位噪声-110 dBc/Hz@10 kHz，辅助环的相位噪声应满足＜-113 dBc/Hz@10 kHz。为了满足辅助环的相噪指标，本方案选用低相噪频率合成器芯片HMC440作为辅助环整数分频及鉴频鉴相器。该器件的归一化底噪为-233 dBc/Hz。假设锁相环芯片的底噪对相位噪声的影响起主导作用，环路带宽内的相噪可以用下式进行估算 ^[5] 。

　　PN=PDnoisefloor+10logfPD+20log(fo/fPD) （1）

　　其中，PDnoisefloor表示鉴相器归一化噪声基底，PNfr表示鉴相频率，fo表示锁相环输出频率。

　　PN=-233+10log(100 × 106)+20log(8800/100)=-114dBc （2）

　　假设参考信号的底噪对相位噪声的影响起主导作用，环路带宽内的相噪可以用下面的公式进行估算

　　PN=PNfr+20log(fo/fPD) （3）

　　其中，PNfr表示参考信号的相噪。

　　PN=-160+20log(8800/100)=-121dBc （4）

　　根据上面的估算，相位噪声完全能够满足设计指标。

　　采用100 MHz高鉴相频率，设计三级不同带宽的环路滤波器，使用三级环路滤波器级联的方式对主环路中产生的相位噪声、谐波、杂散等高频分量进行滤波。