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高驱动电流的隧穿器件设计

作者:陈玉翔时间:2020-05-27来源:电子产品世界收藏

  陈玉翔(电子科技大学电子科学与工程学院  四川  成都  610054)

本文引用地址:http://www.eepw.com.cn/article/202005/413604.htm

  摘 要:隧道场效应晶体管(TFET)由于其独特的原理而成为超低功耗设计中有力的候选者。传统MOSFET在室温下的亚阈值摆幅因载流子漂移扩散工作原理而高于60 mV/dec;而基于量子隧道效应的,其亚阈值斜率可以突破MOSFET器件的亚阈值摆幅理论极限,并且具有极低的关态泄漏电流。本文提出了一种纵向,用以改善器件导通电流和亚阈值特性,改进后的器件由36 μA/μm增加到92 μA/μm,平均亚阈值摆幅从32 mV/dec降低到15 mV/dec。

  关键词:

  0 引言

  随着MOSFET器件尺寸不断缩小,降低功耗成为了集成电路设计的关键问题。热载流子注入效应在室温下将金属氧化物半导体场效应晶体管(MOSFET)的亚阈值摆幅(SS)限制在60 mV/dec,这种物理上的限制使得MOSFET难以适用于低电源电压 [1-2] 。隧穿场效应晶体管(TFET)具有低亚阈值摆幅和低关态电流的优点,然而受到隧穿面积和隧穿几率的限制,TFET器件的电流密度通常比MOSFET低2~3个数量级左右,限制了TFET器件的实际应用 [3]

  在器件中使用高K介质提升电场强度 [4-5] 或者窄禁带材料减小禁带宽度已经成为提升TFET性能常见的方法。有研究人员在传统纵向TFET源区应用了窄带隙材料以增加隧穿电流 [6] ,尽管能增加导通电流并保持低的关态电流,但该器件在界面处出现的缺陷是一个严重的问题。由于隧穿势垒通常位于本征区中,因此可以尝试替换本征区材料而不是源区材料。文献 [7] 使用窄带隙材料替换了整个沟道区域,但是使用此方法必须考虑TFET双极导通效应,该效应会导致高关态泄漏电流。另外有科研人员提出通过使用先进的设备控制器件掺杂分布,例如源区重掺杂薄层结构 [8-9] ,减小势垒区宽度增大电场强度,但是单边突变结在实际工艺中很难实现,可能会导致实质性的制造差异。

  本文提出了一种窄禁带纵向隧穿场效应晶体管(SiGe-TFET),通过在纵向TFET外延隧穿区使用SiGe材料,缩短载流子隧穿距离,增大隧穿几率,器件具有高、低亚阈值摆幅和低关态泄漏电流的特点;文章第2节主要描述器件结构及工作原理;第3节给出仿真结果;第4节得出最终结论。

  1 器件结构和工作原理

  隧穿场效应晶体管的本质是一个栅压控制的P-I-N结。与MOSFET器件类似的是,TFET器件也是由栅极、源极及漏极等电极构成,不同的是MOSFET器件的沟道是指栅极下方的反型层,而TFET器件的沟道是指栅极下方的隧穿区域。按照隧穿方向与栅电场的关系,可以分为两种隧穿场效应晶体管,如图2.1所示:当隧穿方向与栅电场方向垂直时,该隧穿场效应晶体管为横向TFET器件;当隧穿方向平行于栅电场方向时,该隧穿场效应晶体管为纵向TFET器件。

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  随着超薄外延生长技术的发展,采用半导体异质结材料制造晶体管成为可能。与全Si-TFET相比,在器件中使用SiGe、InAs等窄禁带材料,可以有效地减小隧穿区的禁带宽度,提高载流子的隧穿电流。本 次研究采用基于异质外延区的纵向TFET结构,如图2.1(b)所示,包括半导体衬底、源区、本征区、漏区、外延区、高K栅氧化层及金属栅。外延区采用SiGe以提高隧穿几率,位于源区与本征区上方。为增强导通电流源区采用1×10 20 cm -3 的重掺杂,漏极为1×10 18 cm -3 的中等浓度掺杂用来抑制TFET双极导通效应;本征区为宽度20nm,浓度1×10 15 cm-3的轻掺杂区;栅氧化层采用5 nm厚度的HfO 2 。定义电流分别为 10 -7 A /μm和10 -13 A/μm时所对应的电压为阈值电压V T 和开启电压V OFF ,开态电流I ON 定义为栅电压等于(V OFF +1)V时所对应的电流值,阈值电压 V T 和开启电压 V OFF 两点之间的斜率作为平均亚阈值摆幅(SS avg ):

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  TFET器件的导通电流主要取决于隧穿几率,利用三角形势垒近似来计算隧穿,隧穿概率可以表示成:

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  式中, m * 为电子的有效质量, E G 为隧穿区材料的禁带宽度, q 为电子电荷, h 为普朗克常数除以2π的值,E为电场强度。通过对导带和价带态密度进行积分可以得到外加偏压V时的隧穿电流:

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  从上述结果可以清楚的看出,为了提高隧穿电流,器件隧穿区的电场强度应很大,而禁带宽度应尽可能地小,即隧穿距离越小,则隧穿电流越大。传统横向Si-TFET,纵向Si-TFET和纵向SiGe-TFET能带图如图2所示。对于横向隧穿TFET结构,栅极只能控制使源区与本征区界面表面区域发生隧穿,隧穿区域面积很小导致无法获得较大的开态电流。而纵向隧穿TFET的载流子隧穿区域面积正比于栅极覆盖源区/外延区的面积,隧穿面积相比横向隧穿大得多,器件驱动电流较高。

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  SiGe-TFET则是在纵向TFET的外延隧穿区采用了高Ge组分的SiGe材料,SiGe材料的禁带宽度和Ge组分有直接关系,忽略材料之间的应力,禁带宽度与Si 1-x Ge x 材料Ge组分之间的关系可以表示为:

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  Ge组分越高,材料禁带宽度越小。从图2.2(c)也可以看出,将SiGe材料应用于外延隧穿区可以有效地降低该区的带隙并促进载流子的隧穿。TFET关态泄漏电流路径主要存在于横向P-I-N结,当使用具有高Ge含量的SiGe材料时,反向泄漏电流也会增加。在SiGe-TFET的设计中,外延隧穿区的厚度只有5 nm左右,SiGe材料的面积很小,因此这种设计可以减少关断电流的增加,能够同时满足高导通电流和低关态泄漏电流的要求。

  2 仿真结果

  器件仿真使用了Synopsys公司的Sentaurus TCAD工具,采用了动态非局部带带隧穿模型,该模型用Wentzel-Kramer-Brillouin(WKB)近似来捕获穿越所有可能结和表面的隧穿。SRH(Shockley-Read-Hall)复合模型,迁移率模型,Fermi-Dirac统计分布模型和禁带宽度变窄模型被用来仿真器件电学特性。

  P型TFET与N型TFET相反,带带隧穿开始于重掺杂的N+源区,空穴从源区导带隧穿进入沟道区中的价带,器件在大的负栅极电压下导通。采用SiGe作为外延区材料的N型TFET与P型TFET,外延隧穿区的Ge含量相同,禁带宽度相同,因此在相同栅压下隧穿距离一样,N型TFET与P型TFET隧穿概率相近,由此得到互补的转移特性曲线。

  图3左图展示了参数优化过后的N型与P型横向Si-TFET,纵向Si-TFET和纵向SiGe-TFET在 V D = ± 1 V下的转移特性的比较。可以看出,无论是N型还是P型TFET,纵向SiGe-TFET的隧穿电流明显大于另外两种结构的隧穿电流。右图显示了SiGe-TEFT在外延区Ge组分不同的情况下,N型TFET与P型TFET转移特性。通过在外延区中使用SiGe材料,器件开启电压V OFF 将随Ge组分的增加而减小,导通电流与反向泄漏电流都将随着Ge含量的增加而增加。

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  3 结论

  本文提出了一种新型的异质结隧穿场效应晶体管。通过在外延隧穿区使用SiGe材料,纵向SiGe -TFET可以在保证低关态电流的同时,有效提升N型TFET和P型TFET的驱动电流,并降低亚阈值摆幅。结果表明,导通电流由36 μA/μm增加到92 μA/μm,平均亚阈值摆幅从32mV/dec降低到15mV/dec。同时,基于此结构的N型TFET和P型TFET可以采用同一种器件结构,仅需要改变相应区域的掺杂类型,就可以构成类似CMOS的互补隧穿场效应晶体管,这意味着其在未来超低压应用中具有巨大的潜力。

  参考文献:

  [1] Q. Zhang, W. Zhao, and A. Seabaugh,“Lowsubthreshold-swing tunnel transistors,” IEEE ElectronDevice Lett., vol. 27, no. 4, pp. 297–300, Apr. 2006.

  [2] W. Y. Choi, B.-G. Park, J. D. Lee, and T.-J. K.Liu, “Tunneling field-effect transistors (TFETs) withsubthreshold swing (SS) less than 60 mV/dec,” IEEEElectron Device Lett., vol. 28, no. 8, pp. 743–745, Aug.2007.

  [3] A. C. Seabaugh and Q. Zhang, “Low-Voltage TunnelTransistors for Beyond CMOS Logic,” Proceedings of theIEEE, vol. 98, no. 12, pp. 2095-2110, Dec. 2010.

  [4] W. Y. Choi and W. Lee, “Hetero-Gate-DielectricTunneling Field-Effect Transistors,” IEEE Transactionson Electron Devices, vol. 57, no. 9, pp. 2317-2319, Sept.2010.

  [5] K. Boucart and A. M. Ionescu, “Double-Gate TunnelFET with High-k Gate Dielectric,” IEEE Transactions onElectron Devices, vol. 54, no. 7, pp. 1725-1733, July 2007.

  [6] S. H. Kim, Z. A. Jacobson and T. K. Liu, “Impactof Body Doping and Thickness on the Performance ofGermanium-Source TFETs,” in IEEE Transactions onElectron Devices, vol. 57, no. 7, pp. 1710-1713, July 2010.

  [7] S. Mookerjea and S. Datta, “Comparative Study of Si,Ge and InAs based Steep SubThresholdSlope Tunnel Transistors for 0.25V SupplyVoltage Logic Applications,” 2008 Device ResearchConference, Santa Barbara, CA, 2008, pp. 47-48.

  [8] R. Jhaveri, V. Nagavarapu and J. C. S. Woo, “Effect ofPocket Doping and Annealing Schemes on the Source-Pocket Tunnel Field-Effect Transistor,” in IEEETransactions on Electron Devices, vol. 58, no. 1, pp. 80-86,Jan. 2011.

  [9] D. B. Abdi and M. J. Kumar, “In-Built N+ Pocket p-n-p-n Tunnel Field-Effect Transistor,” inIEEE Electron Device Letters, vol. 35, no.12, pp. 1170-1172, Dec. 2014.

  (注:本文来源于科技期刊《电子产品世界》2020年第06期第50页,欢迎您写论文时引用,并注明出处。)



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