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FPGA开发基础知识问答

作者:时间:2017-10-13来源:网络收藏

Q51、编译ModelSim需要的Xilinx库的操作

首先要将安装的ModelSim目录下的ModelSim.ini属性设置为存档类型(去掉只读)
然后从DOS界面到ISE安装目录binnt(如果在Windows的环境变量中已经设置过Xilinx路径,就不必了),
运行命令:(for ISE 6)
compxlib -s mTI_se -f all -l all -p e:modeltech_6.0win32 -o e:modeltech_6.0xilinx_libs (for ISE 6)
-p 指定modelsim安装目录
-o 指定编译库输出目录
(for ISE 7)
compxlib -s mTI_se -arch all -lib all -l all -p e:modeltech_6.0win32 -dir e:modeltech_6.0xilinx_libs (for ISE 7)

本文引用地址:http://www.eepw.com.cn/article/201710/365652.htm

-arch : device architecture:spartan2, virtex, etc.
-lib : library: unisim, smartmodel, etc.
新的版本把原来的-f拆开成了-arch和-lib,而-f则指读取文件,不过也还可以兼容原来的写法的

编译之后,compxlib会自动修改modelsim.ini,重新打开ModelSim,就能看到新的库了

Q52 SE中一些常用的实用功能

镜像:Project --> Take Snapshot,用这个很容易做版本控制;
打包:Project --> Archive,将工程文件夹打包,方便转移与交流

Q53、门控时钟整理与总结

当综合器出现这样的Warning时,即提示发现了门控时钟
WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by
a combinatorial pin. This is not good design pracTIce. Use the CE pin to
control the loading of data into the flip-flop.

Q54:如果一个时钟节点由组合逻辑驱动,那么它就形成了门控时钟了。综合器建议用组合逻辑驱动CE引脚。
为什么综合器会出现这样的警告呢?

原来门控时钟容易产生毛刺、增加延时、引起时钟漂移(Clock Skew),并且还会降低可测性。

Q55:门控时钟引起的这些问题怎么解决呢?

用组合逻辑来驱动CE端口,而不要驱动Clock端口,这样能更好地保持同步。

Q56:说了那么多坏处,有没有好处呢?

门控时钟的好处常用在ASIC而不是中。在ASIC中可以通过门控时钟降低功耗。不过即使是在ASIC中,上述的缺点还是存在的,所以必须要小心地设计。

Q58:JTAG连接不上如何处理?

有时候碰到这样的问题:在iMPACT中执行IniTIalize命令后出现一连串的Error,无论如何找不到了。
如果你遇到的问题跟我描述的一样,那么下面的方法可能可以为你解决:
1、首先确认并口是否打开:
在BIOS设置中找到Parallel Port的选项,一般情况下将它设置到EPP+ECP(增强型并口)模式。
2、重新安装ISE附带的并口驱动程序:
通常情况下产生这种问题的最主要的原因是Xilinx ISE的并口驱动被覆盖,或者你安装ISE的时候就没有安装并口驱动程序。因此,解决方法就是重新安装并口驱动程序。提醒:你只需要安装并口驱动程序,而不需要安装整个ISE,整个过程只需要不到1分钟就可以解决的。

Q59:、ISE中添加属性,使ModelSim能显示仿真代码覆盖率

在ISE中的操作
1) 点中modelsim图标,右键属性
2) VLOG命令行加入-cover bcest
3) VSIM命令行加入-coverage
(此条来自EDACN)

Q60、Xilinx软件安装事项

Xilinx全部软件都不能安装在带空格带中文字符的目录中,也就是说不能装在Program Files这个目录下。建议所有软件都装在某个盘的根目录下。
需要注意的是,SysGen因为需要安装在Matlab的toolbox目录下,因此Matlab也不可以安装在带空格带中文的目录中!

Q61:为什么Xilinx器件中BRAM大小是18K?

18K是为了存放校验位的考虑。通常需要校验时,每8bit需一位校验位,因此长度是16+2=18。
但是,BRAM并没有产生校验位的功能,他内部所有的位功能都是一致的,都可以用作存储。
在使用BRAM时,存储深度以2k为分界点,如果存储深度=2k,即存储形式为9bit x 2k,那么此时可以用满18K的BRAM;而如果存储深度>2k,即4bit x 4K或2 bit x 8k这种形式,则最多只能用到16K的BRAM。

Q62:Toggle Path是什么意思?

ISE中有个命令叫做Toggle Path,它的作用就是改变Project中文件的相对路径/绝对路径存储方式。这里所说的文件,是指非工程目录下的文件。
具体解释参见Xilinx Answer Record 23415

Q63:iMPACT可不可以单独装?

iMPACT可以单独安装。
ISE8.2安装时可以选Standalone Programming Tool,这样就会只装impact。不过还要记得还要选你使用的Cable Driver。
但是8.2有个问题:装好的impact会因为缺少MSVCR7.dll而不能启动
...

所以,要么你还随手带一个MSVCR7.dll,要么用别的版本:)

1. waveform compare
比较两个wlf文件。
Tools -> Waveform Compare -> Comparision Wizard

2. dataflow hierarchy
在dataflow窗口显示出某个信号所在的hierarchy。
Dataflow窗口 -> Tools -> Options -> Show Hierarchy

3. udo file
将某个添加了除顶层端口信号的wave的do文件保存下来,以便下一次开启时不用重新添加信号和restart。此方法是我觉得最简单的调试方法。
Wave窗口 -> File -> Save -> Format -> x.do
打开do文件并将有用的内容复制到ISE工程目录下的.udo文件中,以后每次做仿真都可以不用再添加信号了。
如果更改了源代码需要重新compile,也不需要将ModelSim关掉,只需要按向上键,执行一次xx.fdo或者xx.tdo文件即可,因为fdo和tdo文件都会自动调用udo。

4. Verilog FSM state name
Verilog写的状态机在仿真时状态名是数字。如果能使用状态名来调试就会方便许多。
使用virtual function。太长,方法请参考这里

5. ModelSim的系统设置
ModelSim的设置信息一个是modelsim.ini,另一个在注册表[HKEY_CURRENT_USERSoftwareModel Technology IncorporatedModelSim]路径下

6. 如果要使用两个自己编译的库
众所周知,ModelSim PE/SE是要编译Xilinx库的。如果既想要ISE8.1的库,又想要ISE8.2的库,直接编译两次会使ModelSim的lib极其混乱。
解决方案就是,保留三个modelsim.ini文件,一个8.1的,一个8.2的,一个原始的。8.1的和8.2的很好理解,什么时候要用就复制到Modelsim安装目录下去;原始的为了以后还要编译别的版本而保留。

Q64: 如何提高的运行速度?

1. 修改你的系统结构设计,或者VERILOG代码: 这个是最好的方法,另外一个是加TIMING CONSTRAINTS,这个我呆会儿说。具体的方法很多,比如切割大的逻辑,用一个大CLK(比如10NS)完成的大逻辑切割成两个小CLK(6NS)完成的小逻辑,这样虽然延时增加了,但是系统的频率上去了,你的设计就可以突破这个BOTTLE NECK.那什么是大的逻辑什么是小的逻辑,你可以看静态时序报告,这玩艺你一定要懂,不然你做FPGA就是在玩,即使你的设计能跑起来,那你也是玩起来的,而不是做起来的。

静态时序报告会提示你那个PATH是延迟最大的,这个延迟就是你设计中制约你频率的PATH,这个延时有两个东西带来,逻辑延迟和布线延迟,逻辑延迟大的话,就切割逻辑为小的逻辑,现在FPGA基本上是一个4输入SRAM,你的逻辑输入就被当作地址,而逻辑结果早就在FPGA配置后放在SRAM里面,这样FPGA运行的时候,根据不同的逻辑输入,从SRAM中取得逻辑结果输出,比如你的逻辑是Fout = f(x,y,z,t),那么x,y,z,t就是当作了一个sram的地址,各种结果就放在sram的16个内存中,根据不同的x,y,z,t来取出结果放在Fout上输出,如果你的逻辑比较复杂,比如要5个输入信号(超过了4个)要在一个clk中完成,那你的逻辑一个sram一定完成不了,需要两个sram,好,这就是一个大逻辑,你要切割它,所谓切割就是搞一个临时中间变量,比如F= X + Y + Z,你可以分为两步走:第一个CLK: TEMP = X + Y;第二个CLK: F = TEMP + Z。

简单的判断你可以通过综合结果也可以看到,比如在SYNPLIFYPRO里的TECKNOLOGUY OR RTL VIEWER看你的逻辑是不是在一个SRAM里,如果不在就是大逻辑了。另外一个就是布线延迟带来的频率BOTTLE NECK。这就需要用布局布线的TIME CONSTRAINTS来辅助你了。

2 TIME CONSTRAINTS:作IC的和作FPGA的什么区别:?CONSTRAINTS! 做IC你不但要写RTL CODE,还要加面积CONSTRAINTS,时序CONSTRAINTS,功耗CONSTRAINTS。那你现在就可以明白了CONSTRAINTS有多重要,CONSTRAINTS得工具要看FPGA厂商的工具了,比如ISE QUANTUS。同时在写RTL代码的时候也要加CONSTRAINTS,因为它直接决定你的网表的结构,如果你的RTL的约束写的不好,比如一个状态机有ONEHOT 或者 GRAY CODE风格,你如果写的是ONEHOT风格,但是在CONSTRAINTS却让综合期综合为GRAY CODE风格(现在的综合器很智能,可以把你写的风格代码综合为你设定的CONSTRAINTS其他风格),那你的网表就不一样了,后边的布局布线工具再努力也没有用。

要加CONSTRAINTS,就要看FPGA厂商的CONSTRAINTS文件格式,比如UCF(ISE),QSF(ALTERA)。具体不谈了,自己好好学习,这个实在太多,比如你看一个逻辑的输入源和输出目的地太远,带来了很大布线延迟,那就把加CONSTRAINTS把他们尽量拉近,但是距离近不一定他们布线就近了,FPGA可能会在两个很近的单元之间布很长的线,你还要在CONSTRAINTS里告诉布局布线工具让他们的的布线也很短,不推荐用手工拉线,这样你以后的代码就不能当作IP给被人用了,而是要用CONSTRAINTS,这样你以后写好RTL代码和CONSTRAINTS文件,就能当作IP卖给客户了,不然你就留着自己玩玩算了。CONSTRAINTS很多,不具体说了,最重要的是PERIOD或者Fmax约束,分别对应xilinx和altera,具体自己学习,不多说了,一般的应用用这两个CONSTRAINTS就可以了



关键词: FPGA

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