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FPGA设计经验之边沿检测

作者:时间:2017-08-17来源:网络

  在同步电路设计中,是必不可少的!

本文引用地址:http://www.eepw.com.cn/article/201708/363132.htm

  例如:在一个时钟频率16MHz的同步串行总线接收电路里,串行总线波特率为1Mbps。在串行总线的发送端是在同步时钟(1MHz)的上升沿输出数据,在接收端在同步时钟的下降沿对输入数据进行接收采样。在这个接收电路里检测同步时钟的下降沿是必不可少的。假设主时钟-clk,同步时钟-rck,同步数据-data。

  有些人在的时候就喜欢这样做:

    

 

  但是大家忽略了一种情况,就是clk与rck之间比没有必然的同步关系,当rck的下降沿刚好略滞后于clk的上升沿(大概几个ns),这样就会使高电平 保持时间不足,就会发现在本时钟上升沿时还是rck_dly=‘1’ and rck=‘1’,而在下一个时钟的上升沿来的时候,就会出现rck_dly=‘0’ and rck=‘0’,所以就不会有rck_dly=‘1’ and rck=‘0’的情况出现!! 从而导致丢失数据。

  如果用下面的方法就可以避免上面的情况,并且可以做到正确无误地接收数据:

    

 

  至于以上电路为什么就可以克服上面出现的情况,就留给大家分析了。

  不得不承认后一种方法所耗的资源要比前一种方法多(一个触发器),但是就可以大大提高可靠性,这绝对是物有所值!!



关键词: FPGA 边沿检测

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