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基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计

作者:时间:2017-06-05来源:网络收藏

针对复杂算法中量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于/Nios-Ⅱ的设计,实现矩阵并行计算。首先根据的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为。最后在芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试。测试结果验证了基于/Nios-Ⅱ矩阵运算的正确性、可行性以及较高的计算性能。

基于FPGA_Nios_的矩阵运算硬件加速器设计.pdf

本文引用地址:http://www.eepw.com.cn/article/201706/349135.htm


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