新闻中心

EEPW首页 > 嵌入式系统 > 设计应用 > 基于FPGA的PWM计数器改进设计

基于FPGA的PWM计数器改进设计

作者:时间:2017-06-05来源:网络

简单改变规格使作为DAC功能计数器的降低。

本文引用地址:http://www.eepw.com.cn/article/201706/349045.htm

  当需要一些模拟输出和系统中有FPGA时,很可能选择使用如图1的模块和简单低通滤波器。FPGA的输出是固定频率、计数器和数字比较器使占空比可变的典型波形(表1)。

假设高信号使能,计数器每个时钟周期进行计数,输出的频率为时钟频率的2次幂分频。通过连接前置比例器,使用使能来降低输出频率。由于输出频率固定,滤波器容易计算。已知占空比50%时,出现最坏的。最大和上升时间的限制结合决定滤波器类型和RC(电阻/电容)值。

  对表1中编码进行非小改动,能够改进PWM电路的性能。但在原先系统中,最大纹波电流发生在50%占空比时,最小纹波电流发生在最小占空比时,改进的版本显示最大纹波等于标准版的最小值。关键是产生最高频率的可能性,还能保持平均的占空比常数。输出脉冲频率越高,滤波器性能越好。

  从左到右交换所有位来修改由重编二进制比较器组成表1。MSB(最高有效位)变成LSB(最低有效位),LSB变成MSB,等等(表2)。只需重编位,而不需额外寄存器或逻辑单元。

表3显示了4位PWM发出的脉冲序列。表3中,可以看到50%占空比时(第二列,值为8),频率最大,为时钟频率的2分频。在第一个纹波出现点(第二列,值为1),传统PWM系统中有同样的纹波,也就是说,脉冲序列是相同的。



关键词: PWM 纹波 FPGA计数器

评论

技术专区

关闭