采用边界扫描法测试系统级芯片互连的信号完整性

互连中的信号完整性损耗对于数千兆赫兹高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中采用一些特殊的方法来解决这样的问题。本文介绍如何利用片上机制拓展JTAG标准使其包含互连的信号完整性测试，从而利用JTAG边界扫描架构测试高速系统级芯片(SoC)的互连上发生的时延破坏。

互连中的信号完整性损耗对于数千兆赫兹高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中采用一些特殊的方法来 解决这样的问题。我们认为，完整性损耗(本文有时也称为完整性故障)是在电压失真(噪声)和时延破坏(偏移)超过能接受的门限时发生的。这样的门限取决于 制造所采用的工艺技术。这种故障情况的发生有着许多不可预料的原因，包括：1. 产生寄生值，例如晶体管尺寸、跨导、门限电压、寄生电阻/电感/电容值等等的工艺变化，以及传输线效应，例如串扰、过冲、反射，电磁干扰等，这些问题都很 难分析而且制造过程中会有变化的互连间耦合效应(如耦合电容和互感)。2. SoC中开关同时切换引起的地线反弹，通常会造成噪声余量的变化。

完整性故障模型

最被广泛使用的模型是最大入侵方(MA)故障模型，这是许多研究人员用来对长距离互连进行串扰分析和测试的一个简化模型。如 图1所示，该模型假设在V(受害方)线上传输的信号会受到在另外一条相邻的A(入侵方)线上的信号/变化的影响。这种耦合影响可以用一般的耦合元件Z来概 括。一般来说这种影响的后果是噪声(引起振铃和功能错误)和时延(引起性能降级)。

本文使用了相同的模型。然而我们需要强调的是，对何种模式会造成最大的完整性损耗仍有争论。显然传统的MA模型只考虑了电容 耦(couplingC)，所有的入侵方方同时作相同的跳变，而受害方或保持不变(针对最大的振铃)，或作出相反的跳变(针对最大的时延)。当互感起作 用时，一些研究人员利用其它方式(伪随机或恒定)产生测试模式来形成最大的完整性损耗。虽然我们仍使用MA模型，但测试方法并不取决于测试模式。在本文中 假设测试模式已被确定，读者可以看到它们是如何通过增强的JTAG架构高效地馈入互连的。

完整性损耗传感器(ILS)单元

由于千兆赫兹芯片中的完整性损耗已受到越来越多人的重视，一些研究人员开发出了系列片上传感器。许多这样的完整性损 耗传感器(ILS)的基础都是放大器电路，它能够检查出电压破坏和时延门限。采用D触发器的BIST(内置自检)结构被推荐用于运放传播时延偏差的检测。 在测试模式期间，待测试的运放或被放置于电压跟随器配置中以检测斜率偏差，或被置于比较器配置中以检测信号传播时延偏差。

采用IDDT和边界扫描方法是解决总线互连缺陷的一种测试技术示。在本例中一个内置传感器被集成进了系统中。该传感器是一个 片上电流镜像，可以将散乱的电荷转换成相关的测试时间。噪声检测器(ND)和偏移检测器(SD)单元都是基于改进的串耦PMOS差分传感放大器，因此价格 十分便宜。这些单元紧邻互连的端末，对实际信号和噪声进行取样。每当噪声或偏移高于可接受的限值时，这些单元就产生1到0的跳变，并存储于触发器中，以便 于进一步分析。

有人提供了一个价格较高但更精确的电路，可以皮秒级测试抖动和偏移，这种被称为EDTC的电路以免打扰方式取样信号，并通过低速串行信息发出测试信息。当成本不成问题时，精确信号监视概念就能被研究人员所接受，甚至会产生片上示波器的想法。

ILS单元

虽然任何ILS传感器都能用于完整性损耗检测，但为了简单、经济和实验的目的，我们还开发了自己的ILS单元。下面将简要介绍这种单元的电路和功能，但这种单元的详细功能不在本文讨论范围。

本例所用的ILS是如图2所示的时延破坏传感器。可接受的时延范围(ADR)被定义为触发时钟沿开始的一段时间，所有输出跳 变必须在这段时间内发生。测试时钟用于创建窗口，以确定可接受的偏移范围。如果输入信号a的跳变发生在b为逻辑’0’的时间内，那么信号a就在可接受的时 延范围内。任何在b为逻辑’1’的时间内发生的跳变均经过传输门传递给XNOR门，这是利用动态预充电逻辑实现的。根据合理的时延范围调整反向器1。在b 为1的时间内有信号跳变时输出c就为1，直到b变为0，开始下一个预充电循环周期。输出用来触发一个触发器。图3所示为输入信号a有2个信号跳变的单元 SPICE仿真，采用0.18μm技术实现。第1个信号跳变发生在0.2ns处，当时b为0，输出保持为0。第2个信号跳变发生在3.5ns处，此时b为 1，由于超出了可接受的时延周期，输出c保持为1直到b变为0。时延传感器还能检测到由串话引起的跳变错误。脉冲可以被反馈到触发器以存储时延发生事件， 供以后进一步阅读/分析。

增强的边界扫描单元

边界扫描是一种被广泛使用的测试技术，它要求在输入或输出引脚和内部内核逻辑之间配置边界扫描单元。边界扫描测试技术能够高 效地测试内核逻辑和互连。图4给出了传统带移位和更新节点的标准边界扫描单元(BSC)。Mode_1使单元处于测试模式。在扫描操作中数据通过移位寄存 器(Shift-DR状态)进行移位 。通过扫描输入端口(TDI)被扫描进边界扫描单元的测试模式在Update-DR状态(UpdateDR信号)下得到并行使用。连接于内部逻辑和输出引 脚之间的边界扫描单元可以并行捕获电路响应，并通过扫描输出端口(TDO)扫描输出。利用JTAG标准(IEEE 1149.1)可以测试互连的粘连、开路和短路等故障情况，这是通过“EXTEST”指令实现的，在该指令操作下TAP控制器利用BSC从互连中分离出内 核逻辑。但这种测试的目的并不是测试互连的信号完整性。为了测试互连的信号完整性，需要对标准架构作少许的改进。