时钟抖动时域分析（二）

引言

本系列文章共三个部分，第 1 部分重点介绍了如何准确地估算某个时钟源的抖动，并将其与 ADC 的孔径抖动组合。在本文即第 2 部分中，这种组合抖动将用于计算 ADC 的信噪比 (SNR)，之后将其与实际测量情况进行比较。

滤波采样时钟测量

我们做了一个试验，目的是检查测得时钟相位噪声与提取自 ADC 测得 SNR 的时钟抖动的匹配程度。如图 11 所示，一个使用 Toyocom 491.52-MHz VCXO 的 TI CDCE72010 用于产生 122.88-MHz 采样时钟，同时我们利用 Agilent 的 E5052A 来对滤波相位噪声输出进行测量。利用一个 SNR 主要受限于采样时钟抖动的输入频率对两种不同的 TI 数据转换器（ADS54RF63 和 ADS5483）进行评估。快速傅里叶变换 (FFT) 的大小为 131000 点。

图 11 滤波后时钟相关性测试装置结构

图 12 所示曲线图描述了滤波后 CDCE72010 LVCMOS 输出的测得输出相位噪声。131000 点的 FFT 大小将低积分带宽设定为 ~500 Hz。积分上限由带通滤波器设定，其影响在相位噪声曲线图中清晰可见。超出曲线图所示带通滤波器限制的相位噪声为 E5052A 的噪声底限，不应包括在抖动计算中。滤波后相位噪声输出的积分带来 ~90 fs 的时钟抖动。

图 12 滤波后时钟的测得相位噪声

接下来，我们建立起了热噪声基线。我们直接从 ~35 fs 抖动的时钟源生成器使用滤波后采样时钟对两种 ADC 采样，而 CDCE72010 被绕过了。将输入频率设定为 10 MHz，预计对时钟抖动 SNR 无影响。然后，通过增加输入频率至 SNR 主要为抖动限制的频率，确定每个 ADC 的孔径抖动。由于采样时钟抖动远低于估计 ADC 孔径抖动，因此计算应该非常准确。另外还需注意，时钟源的输出振幅应会增加（但没有多到超出 ADC 的最大额定值），从而升高时钟信号的转换率，直到 SNR 稳定下来为止。

我们知道时钟源生成器滤波后输出的外部时钟抖动为 ~35 fs，因此我们可以利用测得的 SNR 结果，然后对第 1 部分（请参见参考文献 1）中的方程式 1、2 和 3 求解孔径抖动值，从而计算得到 ADC 孔径抖动，请参见下面的方程式 4。表 3 列举了每种 ADC 测得的 SNR 结果以及计算得孔径抖动。

表 3 测得的 SNR 和计算得抖动