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时钟抖动对光纤接入数字中频系统的影响分析

作者:孙凯时间:2012-03-20来源:电子产品世界收藏

摘要:本文根据光纤接入数字中频系统的时钟使用情况,分析了对ADC和锁相环性能影响的原理,讲述了锁相环的基本原理和相噪优化方式,最后给出采用双环锁相环来完成去抖和时钟分发的解决方案。

本文引用地址:http://www.eepw.com.cn/article/130445.htm

■数字中频系统的时钟信号

  图1

  对于常见的数字中频系统,例如RRU、数字光纤直放站,远端设备中的时钟信号都是从近端通过光纤传输过来的,由于光纤传输的色散影响,原有时钟参考信号在通过光口芯片恢复出来后,其抖动指标会恶化。而在远端设备中(如图1),这个时钟信号将会作为整个系统的参考时钟,包括ADC,DAC,调制器和锁相环等等。如果这个参考时钟信号的抖动性能不佳,将会造成系统中上述器件的性能恶化。所以在光纤接入的数字中频系统中,设计非常重要。

  ■时钟相噪对ADC性能的影响分析

  对于数字中频系统中的ADC,SNR指标是我们非常关注的指标之一。这个指标会影响系统的动态范围。我们知道一般一款设计好的高速ADC,它的SNR基本是确定。比如AD6649手册给出在95MHz带宽和245.76MSPS采样率的条件下,SNR为73.4dBFs。而这个指标的前提是ADC的参考指标非常好,如果系统提供给ADC的时钟抖动不好,则会恶化实际SNR水平。如图2,实际SNR取决于系统工作频率和时钟抖动。

  图2

  为什么会出现上面的现象?如图3所示,绿色表示ADC的采样时钟波形,红色则表示一个输入模拟信号的瞬态截图。黑色表示采样的误差范围。我们可以看出。采样时钟的抖动在输入信号投影误差的大小会随着采样时钟自身抖动增加而增加;同时,如果输入信号的速率(或者说频率)增加,它的瞬态斜率也会增加,那么投影误差也会相应的增加。这张图就解释了图2公式的原因。所以对于数字中频系统的ADC需要提供优异的时钟信号并且当输入信号频率(也叫中频)越高时,越需要考虑这个问题。

  图3

  到底需要多小的抖动才能够满足系统的ADC的需求呢?如图4所示。不同输入频率,在不同抖动水平下,可以达到不同的最大SNR水平。举例,当输入频率为200MHz,系统时钟抖动为200fs水平时候,可以达到SNR水平就是72dB(如图4虚线和绿色线交叉点)。

  图4

  为了方便工程师衡量系统受抖动影响SNR的水平。公司还可以提供一个在线的ADC性能仿真软件simADC™。通过这个软件可以选择ADC型号后输入时钟的抖动水平,就可以得出SNR的实际水平和杂散SFDR水平。如图5所示。

  图5

  ■时钟对锁相环的影响分析

  在数字中频系统中,参考时钟还会提供给锁相环作为输入参考频率。而锁相环的相噪好坏会影响到接收链路的EVM指标。这是因为输入参考频率的近端相噪进入锁相环后,并不会被锁相环的低通滤波器抑制,从来会影响到锁相环输出的近端相噪水平。而近端相噪有是系统接收机EVM指标的主要影响因素。图6就是比较两个不同参考相噪对于同一个锁相环芯片ADF4351的近端相噪影响。可以看出1KHz频率处,相噪分别为-96dBc/Hz和-89dBc/Hz。这就是由于锁相环的参考时钟近端相噪不同造成的差异。

  图6

  根据锁相环输出的相噪(抖动)水平和输出频率,可以通过下图7的过程计算其对系统EVM的影响水平。因此我们可以得出结论:参考时钟相噪影响锁相环近端相噪,锁相环近端相噪影响系统接收机的EVM指标。

  图7

  ■锁相环原理和相噪产生原因分析

  根据前面对系统的分析,我们知道时钟抖动对于系统中的ADC和PLL(锁相环)都有非常明显的影响,那么如何才能在数字中频系统中获取更好的时钟相噪呢?首先,要理解一下在数字中频系统中核心器件,例如中PLL(锁相环)的基本工作原理。见图8左侧所示,锁相环其实是一个数模混合器件,它包括了数字的鉴相器和分频器,以及模拟的电流泵、低通滤波器和VCO (压控振荡器)。从本质来说,PLL 是一个负反馈系统,它通过频率信号的负反馈和鉴相比较,使得VCO工作在一个稳定的控制电压下,从而达到输出频率稳定的作用。

  图8

  图8右侧所示,黑色线表示PLL输出的相噪相对频率的水平,也就是我们在频谱仪上观测的结果。红色线表示VCO的相噪水平,它被PLL的高通滤波响应所抑制掉了低频的部分,而绿色线是黄色线(外部参考输入相噪)的倍频增益产物,它的高频噪声被PLL的低通响应所抑制,但是低频(也称之近端)相噪被保留。恰恰是这个特性导致了,如果PLL的输入参考的相噪不好或者低通滤波器的截止频率不够低,就会导致参考时钟相噪被搬移到PLL的输出端。

  ■实例用低环路滤波器去抖

  根据上面的分析,系统为了提高时钟近端相噪水平,就需要提高参考时钟的相噪水平或者降低PLL低通滤波器的频率。而在光纤接入数字中频系统中,参考时钟是从光口恢复的,它本身就存在近端相噪(抖动)恶化的问题。如何解决这个矛盾呢?只能从降低低通滤波器频率入手。如图9所示,在设计中使用了两个锁相环,第一个PLL接外部的参考时钟(光口恢复的),它采取非常低的低通滤波器设置(10Hz~100Hz)。它可以将参考时钟近端相噪很好的滤除,而PLL外接的VCXO可以提供很好的近端相噪,这样保证不会因为低通滤波器频率低而将VXCO的近端噪声抬高(注意,这里对于VXCO来说低通滤波器变为高通滤波响应)。这样第一个PLL就可以将参考时钟近端相噪很好的抑制。而第二个锁相环采用高频率VCO(3600MHz到4000MHz)和70MHz的鉴相频率。这样可以降低噪声频率增益的同时,获取更多的频率组合(系统中有时需要不同频率的工作时钟,VCO需要工作在它们的最小公倍数的整数倍)。

  图9

  ■参考文献:

  [1] Brad Brannon, Allen Barlow. AN-501 孔径不确定度与ADC系统性能

  [2] Brad Brannon, Bill Schoield, Yang Ming.AN-0974: TD-SCMA多载波系统可行性研究

  [3] CN-0134宽带低EVM直接变频发射机

  [4]锁相环常见问题解答官方网站

  ■作者简介:

  孙凯(ray.sun@analog.com)就职于ADI武汉分公司,主要负责通信和汽车电子类客户的现场技术支持工作,擅长RF和高速产品的技术研究和问题分析。他于2002年毕业于武汉理工大学通信工程专业,后在烽火科技虹信公司负责直放站系列产品的开发和项目管理,2009年加入ADI武汉分公司,2010年毕业于华中科技大学MBA专业。

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关键词: ADI AD9523 时钟抖动

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