时钟抖动时域分析（二）

利用 ADC 孔径抖动和 CDCE72010 的采样时钟抖动，可以计算出 ADC 的SNR，并与实际测量结果对比。使用 ADC 孔径抖动可以通过测得 SNR 值计算出 CDCE72010 的采样时钟抖动，如表 4 所列。乍一看，预计 SNR 值有些接近测得值。但是，将两种 ADC 计算得出的采样时钟抖动与 90 fs 测得值对比时，出现另一幅不同的场景，其有相当多的不匹配。

不匹配的原因是，计算得出的孔径抖动是基于时钟源生成器的快速转换速率。CDCE72010 的 LVCMOS 输出消除了时钟信号的高阶谐波，其有助于形成快速升降沿。图 13 所示波形图表明了带通滤波器急剧降低未滤波 LVCMOS 输出转换速率，以及将方波转换为正弦波的过程。

图 13 时钟抖动对采样时钟转换速率的影响

表 4 90-fs 时钟抖动的 SNR 结果

改善转换速率的一种方法是：在 CDCE72010 的 LVCMOS 输出和带通滤波器之间添加一个具有相当量增益的低噪声 RF 放大器，参见图 14。该放大器应该放置于滤波器前面，这样便可以将其对时钟信号的噪声影响程度限定在滤波器带宽，而非 ADC 的时钟输入带宽。由于下一个试验的放大器具有 21 dB 的增益，因此我们在带通滤波器后面增加了一个可变衰减器，旨在匹配滤波后 LVCMOS 信号到时钟生成器滤波后输出的转换速率。该衰减器可防止 ADC 的时钟输入超出最大额定值。

图 14 带通滤波器前面添加 RF 放大器来降低转换速率

通过在时钟输入通路中安装低噪声 RF 放大器，两个数据转换器重复进行了高输入频率的 SNR 测量，其结果如表 5 所示。我们可以看到，测得 SNR 和预计 SNR 匹配的非常好。使用下面的方程式 5，计算得到的时钟抖动值在 90-fs 时钟抖动的 5 fs 以内，其结果通过相位噪声测得推导得出。

表 5 90-fs 时钟抖动和 RF 放大器的 SNR 结果