利用串行RapidIO交换机设计模块化无线基础系统

本文将讨论串行RapidIO交换机结构，特别是新型IDT预处理交换(PPS)在支持DSP、FPGA或ASIC等关键元件在无线基础设施解决方案的开发方面的优势。这可以通过一个针对未来基带卡(baseband card)的理想架构来展示，基带卡是无线设备供应商试图改善性能并降低成本的关键部分之一。我们将详细讨论这个关键系统，以及与这些新系统有关的板卡级问题，并为设计者提出利用集中式基带交换机(baseband switch)的并行功能来获得最高性能效率的建议。

基站收发信台架构

图1显示了一个近乎理想的基站收发信台(BTS)架构，可支持串行RapidIO互连，提供一个可支持CPU、DSP、FPGA或ASIC的结构。在这种类型的架构中，设计者在各种处理端点(endpoint)之间分配主要应用任务的功能划分方面有广泛的灵活性。该架构也易于支持扩展，有助于满足具体应用根据性能和成本要求对端点数量的增减处理。

基带交换机是基带卡的核心。它可以把DSP与基带处理器连接起来，例如用于CDMA系统的码片率处理器(CRP)。如果DSP可以进行码片率处理等，就可以简化FPGA或ASIC，甚至在某些情况下就可以不再使用。

此时，它也可以获得串行RapidIO带给应用固有的元件级和板卡级互连的好处。无线基站里的DSP刀片需要高度简化和高速互连，来进行数据传输和协议管理。这些计算密集的嵌入式应用需要系统在信号处理器和紧密连接的DSP阵列之间快速移动数据，开放标准串行RapidIO规范专门可满足高性能嵌入式系统的需求。

图1：灵活的架构可以根据需要增加或减少CRP/DSP。

传统上，基带卡都是使用外部存储器接口等简单接口在芯片之间进行数据或采样(sample)的传输。这种方法对软件的要求很高，因为它是一种“拉”式接口，其双向特性会使带宽利用率降低到25%。

为了确保基带卡可以扩展到更高速度，设计者需要一种新的串行接口。这种串行接口必须比存储器接口更智能。同时，它也必须具有初始化和与多处理模块通信的能力。该功能需要基带卡上有可自动识别和初始化的器件，以及使这些器件可以灵活通信的协议。该协议必须支持确认的和非确认的推拉式通信和带内中断，以便访问软件。开发基带算法软件本身就是一个挑战性的工作。理想的协议将使软件程序员不必再重复开发一个通信协议。

如上所述，串行RapidIO是专为满足这些需求而量身定制的，Altera、飞思卡尔、IDT、TI和赛灵思等公司都已提供了各种集成电路。串行RapidIO也可为图1中描述的基带架构的开发提供支持。

串行RapidIO标准补充了开放式基站架构发起组织(OBSAI)、通用公共无线电接口(CPRI)和先进电信计算架构(ATCA)带给机箱和系统级的模块化优势，这是通过将这些优势扩展到板卡和元件级实现的。OBSAI和CPRI都没有规定基站设计中的线卡接口。

此外，串行RapidIO对DSP集群高度灵活的支持使设计者可以具有成本效益的方式开发极其灵活和可扩展的架构，这种方式在初期不能被简单地复制，是一种基于FPGA或ASIC的设计。例如，基站设计者可采用串行RapidIO为宏蜂窝应用开发一个DSP密集的系统，实现新技术的快速应用，以支持更大的区域覆盖。然后重复利用原来设计中的绝大部分，用于微蜂窝或微微蜂窝环境的小规模解决方案，这样就可以具有成本效益的方式满足预期的饱和度及密度。

最重要的是，串行RapidIO可通过集成控制和数据流量，将简单而耗时的任务从处理器卸载，以及区分高低优先级数据流量来简化处理器之间的通信。

回到图1的架构，基带交换机也可通过CPRI/OBSAI或使用专用接口(基于LVDS)连接射频卡，该接口通常可支持高速采样流量。速率可高达3,072Mbps(CPRI定义)，且该系统可支持多种形式的类似链路，通常每个射频卡可对应一个链路。