短帧Turbo译码器的FPGA实现

　　Turbo码虽然具有优异的译码性能，但是由于其译码复杂度高，译码延时大等问题，严重制约了Turbo码在高速通信系统中的应用。因此，如何设计一个简单有效的译码器是目前Turbo码实用化研究的重点。本文主要介绍了短帧Turbo译码器的FPGA实现，并对相关参数和译码结构进行了描述。

　　1 几种译码算法比较

　　Turbo码常见的几种译码算法中，MAP算法[1][3]具有最优的译码性能。但因其运算过程中有较多的乘法和指数运算，硬件实现很困难。简化的MAP译码算法是LOG-MAP算法和MAX-LOG-MAP算法，它们将大量的乘法和指数运算转化成了加减、比较运算，大幅度降低了译码的复杂度，便于硬件实现。简化算法中，LOG-MAP算法性能最接近MAP算法，MAX-LOG-MAP算法次之，但由于LOG-MAP算法后面的修正项需要一个查找表，增加了存储器的使用。所以，大多数硬件实现时，在满足系统性能要求的情况下，MAX-LOG-MAP算法是硬件实现的首选。通过仿真发现，采用3GPP的编码和交织方案[2]，在短帧情况下，MAX-LOG-MAP算法同样具有较好的译码性能。

　　如图1所示，帧长为128，迭代6次，BER=10-5的数量级时， MAX-LOG-MAP算法的译码性能比MAP算法差大约0.6dB，比LOG-MAP算法差0.2dB左右。所以，本文采用3GPP的交织和(13，15)编码方案，MAX-LOG-MAP译码算法进行短帧Turbo码译码器的FPGA实现与设计。

　　2 MAX-LOG-MAP算法

　　为对MAP算法进行简化，通常将运算转换到对数域上进行，避免了MAP算法中的指数运算，同时，乘法运算变成了加法运算，而加法运算用雅可比公式简化成MAX*运算[4]。

　　将运算转化到正对数域进行运算，则MAX*可等效为：

　　按照简化公式(3)对MAP译码算法[1][3]的分支转移度量、前向递推项、后向递推项及译码软输出进行简化。

　　分支转移度量：

　　为防止迭代过程中数据溢出，对前后向递推项(5)、(6)式进行归一化处理：

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