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Cyclone II实现DDR SDRAM接口的方法

作者:时间:2012-03-21来源:网络

在不增加电路板复杂度的情况下要想增强系统性能,改善数据位宽是一个有效的手段。通常来说,可以把系统频率扩大一倍或者把数据I/O管脚增加一倍来双倍的数据位宽。这两种都是我们不希望用到的,因为它们会增加整个设计系统的复杂度。在总的数据I/O管脚不变的情况下,使用双数据率()I/O管脚来传输和接收数据也能够双倍数据位宽的要求。器件使用时钟的两个沿来传输数据,在时钟频率和数据I/O管脚不变的前提下,比单沿数据传输(SDR)器件快了一倍。数据传输广泛应用于有快速数据传输需求的场合,如网络、通信、存储和图像处理等领域。

本文引用地址:http://www.eepw.com.cn/article/149374.htm

器件支持如SDR ,DDR ,DDR2 以及QDR RAM等外部存储器。下面将着重讨论 器件如何DDR SDRAM控制的。
II器件有专用的与DDR SDRAM的data(DQ),data strobe(DQS),clock管脚。一般是8个DQ信号对应与1个DQS信号,DQS信号和DQ信号从DDR SDRAM输出时是沿对齐的。进入FPGA后要想实现中心对齐,即DQS的变化沿与DQ的中心对齐,那么必须在FPGA内部对DQS做延时处理,如Figure 9-1所示。

DDR输入接口实现如Figure 9-11所示。这也是一个涉及到异步时钟域数据通信的问题,且看它是如何进行同步的。resynch_clk是FPGA内部使用的时钟,DQS相对与和DQ同步的时钟。这两个时钟其实是同频不同相,相位偏移肯定是要满足FPGA的采样时钟和数据信号中心对齐,这涉及到DDR SDRAM的输出时钟信号的相位调整。

输入信号DQS经过反向延时后与DQ信号中心对齐,然后分别使用方向延时后的DQS信号的下降沿和上升沿锁存DQ信号前后输入的数据Q0和Q1,同时在上升沿时会对前一级采样的Q0信号再进行一次锁存,从而使Q0和Q1信号在被FPGA同步时钟采样前达到同频同相。FPGA内部时钟通过对经过处理后的Q0和Q1信号采样达到了双沿数据输入的采样。详细波形如Figure 9-12所示。

DDR输出接口实现如Figure 9-14所示。经过90度相移的DDR SDRAM时钟先对FPGA内部时钟域的待输出信号进行一次锁存,然后由相移时钟的高低电平选择作为当前输出给DDR SDRAM的数据信号。

详细波形如Figure 9-15所示。

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