- 谈谈如何利用FPGA开发板进行ASIC原型开发-ASIC设计在尺寸和复杂性上不断增加，现代FPGA的容量和性能的新进展意味着这些设计中的2/3能够使用单个FPGA进行建模。
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FPGA ASIC
- FPGA实战开发技巧（5）-一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE 布局布线时间。典型的全局约束包括周期约束和偏移约束。
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FPGA 周期约束
- FPGA实战开发技巧（4）-在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE 提供了两种测试平台的建立方法，一种是使用HDL Bencher 的图形化波形编辑功能编写，另一种就是利用HDL 语言，相对于前者使用简单、功能强大。
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FPGA ISE
- FPGA实战开发技巧（3）-所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接( 网表)，并根据目标和要求( 约束条件) 优化所生成的逻辑连接，生成EDF 文件。XST 内嵌在ISE 3 以后的版本中，并且在不断完善。
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FPGA 赛灵思
- FPGA电路必须遵循的原则和技巧-在调试FPGA电路时要遵循必须的原则和技巧，才能降低调试时间，防止误操作损坏电路。通常情况下，能够参考以下步骤执行 FPGA硬件系统的调试。
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FPGA
- 写verilog代码要有硬件的概念-因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module
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verilog FPGA
- 学好FPGA应该要具备的知识-阅读本文的人群：熟悉数字电路基本知识（如加法器、计数器、RAM等），熟悉基本的同步电路设计方法，熟悉HDL语言，对FPGA的结构有所了解，对FPGA设计流程比较了解。
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FPGA 同步电路
- 解密业界首款16nm产品核心技术-以赛灵思 20nm UltraScale 系列的成功为基础，赛灵思现又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，凭借新型存储器、3D-on-3D 和多处理SoC（MPSoC）技术，再次领先一代提供了遥遥领先的价值优势。
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赛灵思 FPGA 16nm制程
- FPGA实战开发技巧（13）-基于IP的设计已成为目前FPGA设计的主流方法之一，本章首先给出IP的定义，然后以FFT IP核为例，介绍赛灵思IP核的应用。
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FPGA 赛灵思 IP核
- FPGA实战开发技巧（12）-在大规模设计的调试应该按照和设计理念相反的顺序，从底层测试，主要依靠ChipScope Pro 工具。下面主要介绍ChipScope Pro、FPGA Editor 组件的使用方法。
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FPGA Xilinx
- FPGA实战开发技巧（11）-在串行模式下，需要微处理器或微控制器等外部主机通过同步串行接口将配置数据串行写入FPGA芯片，其模式选择信号M[2:0]=3’b111
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FPGA 赛灵思
- FPGA中的多时钟域设计-在一个SOC设计中，存在多个、独立的时钟，这已经是一件很平常的事情了。大多数的SOC器件都具有很多个接口，各个接口标准都可能会使用完全不同的时钟频率。
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FPGA 多时钟域
- 组合运用多种智能I/O规划工具能使引脚分配过程变轻松-对于需要在PCB板上使用大规模FPGA器件的设计人员来说，I/O引脚分配是必须面对的众多挑战之一。
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赛灵思 FPGA
- FPGA与单片机实现数据串行通信的解决方案-本文针对由FPGA构成的高速数据采集系统数据处理能力弱的问题，提出FPGA与单片机实现数据串行通信的解决方案。
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FPGA 串行通信
- FPGA与DSPs高速互联的方案-DSP与FPGA高速的数据传输有三种常用接口方式: EMIF, HPI 和 McBSP 方式。而采用 EMIF 接口方式, 利用 FPGA ( 现场可编程逻辑门阵列) 设计 FIFO的接口电路，即可实现高速互联。
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FPGA DSPs
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