FPGA设计中对输入信号的处理-一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。
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FPGA 全同步设计
3系列FPGA中使用LUT构建分布式RAM(4)-前面讲了分布式RAM的方方面面，下面以RAM_16S为例，分别给出其在VHDL和Verilog HDL下面的模板代码（在ISE Project Navigator中选择 Edit--- Language Templates，然后选择VHDL 或者Verilog, 最后是Synthesis Templates --- RAM，在中也有具体调用过程的描述）
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FPGA LUT RAM
3系列FPGA中使用LUT构建分布式RAM（3）-前面简要介绍了Spartan-3系列FPGA中分布式RAM的基本特性。为什么不从更高级的Virtex系列入手呢？我仔细看了一下各个系列的介绍、对比，Spartan系列基本就是Virtex系列的精简版，其基本原理是一样的，所以从简单的入手来融会贯通未尝不是一个好办法。
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FPGA LUT RAM
3系列FPGA中使用LUT构建分布式RAM（1）-在赛灵思Spartan-3、3E等系列的FPGA中，其逻辑单元CLB中一般含有不同数量的单端口RAM（SRAM）或者双端口RAM（DRAM），这里的“单”或者“双”是由我们开发人员定义的。
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FPGA LUT RAM
3系列FPGA中使用LUT构建分布式RAM（2）-带有异步写/同步读的SRAM，其中的同步读取可以使用与分布式RAM相关联的触发器实现。
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FPGA LUT RAM
工程师对于有关FPGA项目的九大感言-要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的工作，可能在软件工程师看来就是几行简单的代码。
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FPGA
未来只有懂FPGA开发的人才堪称计算机专家？-由于微电子和超大规模集成电路工艺技术设备的缺失，使国人根本没有条件能够自由地进入这个领域体验，这是一个严重的问题。
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FPGA 嵌入式 计算机
一个合格FPGA 工程师的基本要求-一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。
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FPGA Verilog
ARM、DSP、FPGA的区别是什么？-ARM（Advanced RISC Machines）是微处理器行业的一家知名企业，设计了大量高性能、廉价、耗能低的RISC处理器、相关技术及软件。
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ARM DSP FPGA
如何在EDK中使用自己的 IP核？-如何在EDK中使用自己的 IP核呢？ 这是很多人梦寐以求的事情。然而在EDK以及ISE的各种文档中对此却遮遮掩掩，欲语还休。
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赛灵思 ISE IP
FPGA/CPLD设计小技巧-这是一个在设计中常犯的错误列表这些错误常使得你的设计不可靠或速度较慢为了提高你的设计性能和提高速度的可靠性你必须确定你的设计通过所有的这些检查 。
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FPGA CPLD
FPGA的结构特点与开发-我这个题目想说明的是，FPGA的内部的有其相应的Fabric，如何在开发过程中最好最大限度的使用它。
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FPGA SRL16 STARTUP
FPGA开发要注意的十大要点-FPGA器件选型的7个原则：器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件的速度等级、器件的稳定等级、器件的封装和器件的价格。
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FPGA
6系列FPGA中使用块RAM的心得(4)-然后调用sinplify，对其进行综合，结果很不顺利。首先是synplify报不支持器件，才发现synplify 9.6.2是2008年的产品，比Spartan6器件还要老。更新到Synplify Pro D-2010.03之后，器件是支持了，但是一综合就报错停止了，却不提示有什么错误。
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FPGA RAM
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