- 针对调制样式在不同环境下的变化，采用了FPGA部分动态可重构的新方法，通过对不同调制样式信号的解调模块的动态加载，来实现了不同环境下针对不同调制样式的解调这种方式比传统的设计方式具有更高的灵活性、可扩展性，并减低了成本和功耗该设计方案同时也介绍了FPGA部分动态可重构的概念和特点，可以对其它通信信号处理系统设计提供一定的参考。
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可重构技术 解调模块 FPGA
- 最近FPGA供应商推出的新型可编程器件进一步缩小了FPGA和ASIC之间的性能差别。尽管这类器件的可配置性对设计工程师很有吸引力，但使用这 些器件所涉及的复杂设计规则和接口协议，要求设计工程师经过全面的培训，并需要进行参考设计评估、设计仿真和验证工作。另一方面，FPGA应用中非常复杂 的模拟设计，例如用于内核、I/O、存储器、时钟和其它电压轨的DC/DC稳压器，也要求新的解决方案。本文讨论的高性能DC/DC转换器有助于系统设计 工程师克服这些挑战。
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电压轨 DC/DC FPGA
- 本文设计的系统采用PLX公司生产的CPCI协议转换芯片PCI9054，通过Verilog HDL语言在FPGA中产生相应的控制信号，完成对数据的快速读写，从而实现了与CPCI总线的高速数据通信。
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CPCI协议转换 Verilog FPGA
- 针对数据采集系统有信号形式多样、实时传输和灵活配置的要求，介绍了一种基于FPGA的数据采集和传输系统，以及系统数字电路的程序设计。该系统以现场可编程逻辑阵列（FPGA）作为数据采集、预处理、组帧和传输的控制核心，通过低速串口接收控制命令，以高速USB接口向控制台发送采集数据帧，设计了数字FIR滤波器滤除采集电路的信号干扰。
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数字FIR滤波器 数据采集系统 FPGA
- 为实现某专用接口装置的接口功能检测，文中详细地介绍了一种34位串行码的编码方式，并基于FPGA芯片设计了该类型编码的接收、发送电路。重点分析了电路各模块的设计思路。电路采用SOPC模块作为中心控制器，设计简洁、可靠。试验表明：该设计系统运行正常、稳定。
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串行编码 SOPC FPGA
- 目前基于铜电缆的高速串口能够以数千兆位速率进行数据传送，并可通过使用多个并行通道达成超过100Gbps的数据传输率，不过传送的距离却受到限制，一个可以改善传输距离的作法是使用光互连来取代铜电缆，Alt
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DSP LGA FPGA DDM
- 设计了一组基于CPLD的PLC背板总线协议接口芯片，协议芯片可以区分PLC的背板总线的周期性数据和非周期性数据。详细介绍了通过Verilog HDL语言设计状态机、协议帧控制器、FIFO控制器的过程，
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PLC FIFO CPLD 总线协议
- 为了提高指纹识别系统的实时性和处理速度，设计和实现了一种基于FPGA的嵌入式指纹识别系统。该系统采用处理器结合自定义硬件逻辑的方法，以下载到FPGA的MICOBLAZE嵌入式软核为系统控制模块，运用FPGA路基单元实现指纹图像的处理。
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指纹识别 MICOBLAZE FPGA
- 1 引言近年来，由于微电子学和计算机技术的迅速发展，给EDA技术行业带来了巨大的变化。 HDL（hardware description language）硬件描述语言是一种描述电路行为的
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Verilog CPLD FPGA HDL 汉明码
- 介绍了一种基于CPLD的图像采集系统,详细论述了线阵CCD的驱动方法、图像信号的处理与传输,并给出了测试结果。此系统很好地完成了高速运动状态下的图像采集工作。
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CCD 图像采集 CPLD
- GPIB控制器芯片是组建自动测试系统的核心，在测试领域应用广泛。本文拟讨论用ALTERA公司的低成本 CPLD 来实现 GPIB 控制器的功能。GPIB 控制器芯片的硬件设计主 要分为状态机的实现、数据通道和微处理接口的设计。本文重点介绍了各个模块的实现原理。
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GPIB控制器 自动测试系统 CPLD
- 由于Canny算法自身的复杂性，使得其做边缘检测的处理时间较长。针对这个问题，提出和实现了一种Canny算法的硬件加速功能。加速功能的设计是以FPGA为硬件基础，并采用了流水线技术来对系统的结构改进和优化。最后通过对有加速器和无加速器的系统分别做图像处理，并对统计时间对比分析。结果表明经过加速改进的系统相对节约了处理时间，并能实时高效地处理复杂图像的边缘。
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流水线技术 图像处理 FPGA
- 简要地介绍了M序列码作为同步头的帧同步提取的原理。在研究了相关处理的基础上,提出了采用补码配对相减匹配滤波法实现同步提取的新方法。该方法仅利用减法器和加法器,不仅使电路设计简单,而且使电路得到极大的优化,大大节省了FPGA内部资源。
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M序列码 帧同步提取 FPGA
- 现场可编程逻辑门阵列（FPGA）在通信系统中的应用越来越广泛。随着通信系统的复杂化和功能多样化,很多系统需要在不同时刻实现不同的功能,多数场合需要FPGA能够支持在线动态配置;在某些安全领域,需要对FPGA程序进行加密存储、动态升级。这里根据应用趋势提出了一种基于CPU＋CPLD的可靠的FPGA动态加载方法。该方法具有灵活、安全、可靠的特点,在通信电子领域具有一定的参考价值。
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动态配置 FPGA CPLD
- 介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。
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时间数字转换 锁相环 FPGA
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