在对H．264标准中二进制化部分研究和分析的基础上，提出其FPGA电路结构，采用并行结构及流水线方式设计电路。该结构经Spartan3 FPGA实现，其吞吐量为每周期1 bit，最大时钟频率为100 MHz，能够满足H．264中第3级及其以上档次实时视频编码的要求。
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H.264 二进制化 编码器 FPGA
ISE设计套件11的全功能版本将作为Virtex-6 FPGA套件的一部分推出，器件支持仅限于Vitex-6 LX240T-FF1156。Spartan-6 FPGA 套件包括ISE设计套件11 WebPACK软件。ISE设计套件作为独立产品另外提供，可提供全面的器件支持，逻辑版本的起价为2995美元。客户可从赛灵思网站免费下载 ISE设计套件11的全功能30天评估版本。
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目标设计平台 Virtex-6 FPGA 系统开发
在FPGA领域，随着全球市场“消费化”趋势的日益明显，人们对于低功率、小占位面积FPGA的需求不断增加。此外，环保节能理念日渐深入人心，也使得更多的企业开始使用低功率组件，从而降低系统的能耗。产品上市时间的缩短、效率和可靠性的提高、开发成本的降低以及对设计灵活性的高要求，使得FPGA有了愈来愈广阔的发展空间，也变得愈加重要。
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快闪 Actel FPGA
作为一个负责FPGA企业市场营销团队工作的人，我不得不说，由于在工艺技术方面的显著成就以及硅芯片设计领域的独创性，FPGA正不断实现其支持片上系统设计的承诺。随着每一代新产品的推出，FPGA在系统中具有越来来越多的功能，可作为协处理器、DSP 引擎以及通信平台等，在某些应用领域甚至还可用作完整的片上系统。
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设计工具 DSP FPGA ASSP
通过FPGA来构建一个低成本、高性能、开放架构的数据平面引擎可以为网络安全设备提供性能提高的动力。随着互联网技术的飞速发展，性能成为制约网络处理的一大瓶颈问题。FPGA作为一种高速可编程器件，为网络安全流量处理提供了一条低成本、高性能的解决之道。
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高性能 网络安全 FPGA 处理平台
赛灵思公司在正式发布新一代旗舰产品高性能Virtex-6和低成本Spartan-6 FPGA时，首次提出了“目标设计平台”的新概念。赛灵思目标设计平台包含五个关键部分：Virtex-6和Spartan-6 FPGA器件、支持和集成业界成熟设计方法的设计环境、采用业界标准FPGA多层连接器的可扩展板和套件、提供接口的IP内核和强大的参考设计。
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目标设计平台 系统开发 FPGA Virtex-6 Spartan-6
基于单片机和CPLD的DDS正交信号源，其频率幅度可精密控制，扩展输出频率达300 kHz，增加扫频输出功能。采用红外键盘控制频率和幅度，采用液晶同步显示信号的频率和幅度；输出端产生正弦波、方波、三角波、锯齿波，梯形波、短形波、频率突变的方波、尖脉冲数字信号等，且具有扫频输出的功能。测试结果表明，系统稳定可靠，人机交互界面友好，操作简单方便。
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DDS 正交信号源 CPLD 滤波器 DT9205 AT28C64
SOPC一词主要是源自Altera, 其涵义是因为目前CPLD/FPGA的容量愈來愈大, 性能愈來愈好, 加上价格下跌的推波助澜之下, 以往ASIC产品才能具有的 SoC观念, 也能移植到CPLD/FPGA上, 并且因为CPLD/FPGA的可编程(Programmable)能力, 使得CPLD/FPGA不仅能实现一个高复难度的系统, 而且还能快速改变系统的特性. 类似的观念也鉴于Xilinx的Platform FPGA.
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SOPC CPLD FPGA
绍了一种利用工具软件MATLAB强大的数学功能来增强ALTERA公司的可编程逻辑器件设计软件MAX+PLUSII的仿真功能、提高设计品质的方法，有较强的针对性。
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matlab 仿真 FPGA
为抑制电磁噪声对悬浮控制系统的影响，介绍了一种通过避开噪声持续时间进行A/D采样的方法，详细讨论了该方法的原理与实现。实践表明，它能有效地防止噪声引入控制系统，提高系统的性能
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悬浮控制 降噪 A/D采样 FPGA
基于FPGA设计的驱动电路是可再编程的，与传统的方法相比，其优点是集成度高、速度快、可靠性好。若要改变驱动电路的时序，增减某些功能，仅需要对器件重新编程即可，在不改变任何硬件的情况下，即可实现驱动电路的更新换代。通过对TCDl50lD输出图像信号特征的简要分析，分别阐述了内、外2种除噪方法，并给出了相应的时序，再利用Quartus II 7．2软件平台对TCDl501D CCD驱动时序及AD9826的采样时序进行了设计及结果仿真，使CCD的驱动变得简单且易于处理，这是传统逻辑电路无法比拟的，对其他CCD时
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CCD驱动时序 模拟信号处理 FPGA
本文只谈及了一些基本的概念。这里所涉及的任何一个主题都可以用整本书的篇幅来讨论。关键是要在为PCB版图设计投入大量时间和精力之前搞清楚目标是什么。一旦完成了版图设计，重新设计就会耗费大量的时间和金钱，即便是对走线的宽度作略微的调整。不能依赖PCB版图工程师做出能够满足实际需求的设计来。原理图设计师要一直提供指导，作出精明的选择，并为解决方案的成功负起责任。
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PCB 电容 SERDES FPGA
本文提出一种基于CPLD的简易字符叠加器，具有成本低、抗干扰性能好等特点，适用于视频监控。由于采用了CPLD器件，增强了系统集成度和设计灵活性。
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字符叠加器 RAM CPLD VHDL
你接到要求用FPGA实现FIR滤波器的任务时，也许会想起在学校里所学的FIR基础知识，但是下一步该做什么呢?哪些参数是重要的?做这个设计的最佳方法是什么?还有这个设计应该怎样在FPGA中实现?现在有大量的低成本IP核和工具来帮助你进行设计，因为FIR是用FPGA实现的最普通的功能。
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FIR滤波器 DSP LUT FPGA
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