- 研究了基于FPGA的同步FIFO和移位寄存器，利用同步FIFO作为大幅面高速彩色喷绘机喷头与上位机之间数据传输以及接口数据传输的缓存模块。该设计在保证数据传输实时性的前提下，解决了喷头和上位机像素数据格式方向不一致的问题，并消除了部分数据冗余。
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同步FIFO 彩色喷绘机 FPGA
- 由于B超中为了增强图像分辨率，通道都比较多，大多是16、24、48、64甚至更多通道。这些通道电子元器件完全一样，要求各通道的一致性要好，在装整机前，最好有测试手段和方法，对所有通道能进行测试，以去除器件本身和焊接电路板中出现的问题，基于此目的，本人设计了B超检测工装。
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B超检测工装 图像分辨率 CPLD
- 介绍了基于Altera公司EP1K30TC144芯片的电梯控制器设计过程，描述了该控制系统的功能。该设计采用VHDL语言进行编程，以QUARTUSⅡ软件为开发平台，对本设计进行了仿真，并使用JTAG将程序代码下载到实验板上进行了硬件验证。
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JTAG 电梯控制器 FPGA
- 介绍了一种基于FPGA的水声信号数据采集与存储系统的设计与实现,给出了系统的总体方案,并对各部分硬件和软件的设计进行了详细描述。系统以FPGA作为数据的控制处理核心,以存储容量达2 GB的大容量NAND型Flash作为存储介质。该系统主要由数据采集模块、数据存储模块和RS-232串行通信模块组成,具有稳定可靠、体积小、功耗低、存储容量大等特点,实验证明该系统满足设计要求。
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数据采集 Flash FPGA
- 爆速仪是一种用来测量火药爆炸速度的仪器,其性能的优劣及稳定性对测速的结果将有直接影响。传统爆速仪的前端计数电路一般都是采用分立元器件实现,结构拥挤,且保密性不高。为了在满足爆速仪设计的微型化的同时满足较高时钟要求,在爆速仪的前端计数模块和自检电路部分的设计中利用CPLD器件代替传统的分立元器件电路,并利用Qu-artusⅡ软件对设计进行仿真。
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爆速仪 计数器 CPLD
- 介绍了采用CPLD和Flash器件对FPGA实现快速并行配置，并给出了具体的硬件电路设计和关键模块的内部编程思路。
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FPGA配置 JTAG CPLD
- 在交流伺服驱动系统概念的基础上，提出了基于ACTEL现场可编程逻辑器件APA300的光电编码器与光栅尺信号处理电路设计原理，该电路由4倍频细分、辨向电路、计数电路组成，信号处理模块通过VHDL语言实现。
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交流伺服系统 VHDL FPGA 光栅尺信号处理
- 针对主飞行显示仪对图形处理和显示的苛刻要求，采用基于仪器总线和扩展总线的高速阵列信号处理板的设计模式，提出了一种基于硬件加速的PFD图形显示设计方法。该方法实现了图形分层双缓存交替切换、图形填充、图形合成和多通道DMA像素引擎，提高了PFD图形生成和显示的实时性和可靠性。实践证明，该设计显著解决了PFD图形显示系统中的速度瓶颈。
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图形处理 图形合成 FPGA
- intevac是商用和军用市场光学产品的前沿开发商。本文介绍该公司nightvista嵌入式电子系统的开发，该产品是高性能超低亮度紧凑型摄像机。该摄像机最初采用了流行的数字信号处理器、几个assp和外部存储器件。系统对性能的需求越来越高，工程师团队决定试验一种替代方案——在可编程逻辑中实现可配置软核处理器。
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图像处理 NIOS FPGA
- 围绕小卫星体积小、重量轻和价格低廉的特点，一个多CPU共享内存的系统（CPU仍然采用有相应宇航级器件的8086）将是比较合适的选择。同时为了提高共享内存的数据通信带宽，使其不成为整个系统的瓶颈，本文提出了一个用ASIC设计一个共享总线开关网络（简称SBSN，下同），组合成Omega网络的方案，以消除对某一组内存的总线竞争，实现多CPU对共享分组存储系统的低位交叉并行访问。
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并行存储器 多CPU共享内存 FPGA
- 多加数的加法器是FPGA的一个比较常见的应用。仿真对比了其三种实现方案的性能和所消耗资源，得出进位保留加法阵列是首选方案。针对进位保留加法阵列实现的复杂性给出了一个加法阵列的HDL代码生成器，极大地简化了加法阵列的设计工作。
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HDL代码生成器 加法器 FPGA
- 本文就调试FPGA系统时遇到的问题及有助于提高调试效率的方法，针对Altera和Xilinx的FPGA调试提供了最新的方法和工具。
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逻辑分析仪 测试内核 FPGA
- 提出了基于FPGA对IDE硬盘数据进行AES加解密的方法。对算法进行了改进和优化，以降低加解密过程对IDE硬盘数据传输速度的影响。
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AES加解密 IDE FPGA
- 随着软件产品的广泛应用，对软件的知识产权保护也开始重要。软件产品通过系列号码加密，每一个软件均有唯一的产品系列号码。软件产品配置加密电路板后，软件产品和该产品软件加密板同时售出，用户在使用时一套软件要配备一块加密板，通过控制加密板，就可以保证软件产品安全。
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知识产权保护 加密电路板 CPLD
- 对新分组密码算法SMS4进行了FPGA实现。所设计的SMS4算法的IP核主要包括具有加解密功能的非流水线式数据通路和实时产生子密钥的密钥扩展模块，并且支持电子密码本(ECB)和分组链接(CBC)两种工作模式。提出了一种不含密钥初始化的运行模式，使解密吞吐率提高近一倍。
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分组密码 IP核 FPGA
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