全球电子设计创新领先公司Cadence设计系统公司 (Cadence Design Systems, Inc.)宣布：将于8月13日(星期四)在上海浦东嘉里大酒店举办一年一度的中国用户大会——CDNLive China 2015!以“联结，分享，启发!”为主题的CDNLive大会将集聚超过700位IC行业从业者，包括IC设计工程师、系统开发者与业界专家，将分享重要半导体设计领域的解决方案和成功经验，让参与者获得知识、灵感与动力，并为实现高阶半导体芯片、S
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Cadence SoC
益华电脑(Cadence)推出下一代Cadence JasperGold形式验证平台，此新型形式验证解决方案将Cadence Incisive形式与JasperGold技术整合为单一平台，与以往解决方案相比，效能可增加至15倍。此外，整合至Cadence系统开发套装(Cadence System Development Suite)后，JasperGold技术可缩短验证时程达3个月。
JasperGold形式(formal)与形式辅助技术整合至Cadence系统开发套
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Cadence JasperGold
Cadence(Cadence Design Systems, Inc. )今天发布Cadence® Innovus™ 设计实现系统，这是新一代的物理设计实现解决方案，使系统芯片(system-on-chip，SoC)开发人员能够在加速上市时间的同时交付最佳功耗、性能和面积(PPA)指标的的设计。Innovus设计实现系统由具备突破性优化技术所构成的大规模的并行架构所驱动，在先进的16/14/10纳米FinFET工艺制程和其他成熟的制程节点上通常能提升10%到20%的功耗、性能和面
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Cadence SoC
Cadence今天宣布灿芯半导体(Brite Semiconductor Corporation)运用Cadence® 数字设计实现和signoff工具，完成了4个28nm系统级芯片(SoC)的设计，相比于先前的设计工具，使其产品上市时间缩短了3周。通过使用Cadence设计工具，灿芯半导体的设计项目实现了提升20%的性能和节省10%的功耗。
灿芯半导体使用Cadence Encounter® 数字设计实现系统用于物理实现、Cadence Voltus™ IC电源完整
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Cadence SoC
益华电脑(Cadence Design Systems)宣布，已与通讯网路与数位媒体晶片组供应商海思半导体(HiSilicon Technologies)已经签署合作协议，将于16奈米 FinFET 设计领域大幅扩增采用Cadence 数位与客制/类比流程，并于10奈米和7奈米制程的设计流程上密切合作。
海思半导体也广泛使用Cadence数位和客制/类比验证解决方案，并且已经取得Cadence DDR IP与Cadence 3D-IC 解决方案授权，将于矽中介层基底(silicon interp
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Cadence 海思 FinFET
一、项目概述
1.1 引言
到二十一世纪初，RFID迎来了一个崭新的发展时期，其在民用领域的价值开始得到世界各国的广泛关注。RFID(Radio Frequency Identification的)，即射频识别。RFID射频识别是一种非接触式的自动识别技术，它通过射频信号自动识别目标对象并获取相关数据，识别工作无须人工干预，可工作于各种恶劣环境。RFID技术可识别高速运动物体并可同时识别多个目标，操作快捷方便。
1.2 项目背景/选题动机
手机已经成为人们生活中不可或缺的部分。
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RFID 射频识别 802.15.4a.手机防盗
曾经看到电脑主板的PCB的时候，心里想能自己画出来是多么棒的一件事情。后来接触到protel99se就步入了画板子的队伍，之后altium 、cadence等等。随着画板子的经历积累，发现需要注意的事项越来越多。一块好的PCB板子不是将连线连通就行，置于其中的故事，容我慢慢道来。
第一、大多数PCB的设计师都是是精通电子元器件的工作原理，知道其相互影响，更明白构成电路板输入和输出的各种数据传输标准。一个优秀的电子产品不但需要有优秀的原理图，更需要PCB布局和走线的人，而后者对最终电路板的成败起到
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PCB altium cadence
全球知名的电子设计创新领导者Cadence设计系统公司今日宣布其丰富的IP组合与数字和定制/模拟设计工具可支持台积电全新的超低功耗(ULP)技术平台。该ULP平台涵盖了提供多种省电方式的多个工艺节点，以利于最新的移动和消费电子产品的低功耗需求。
为加速台积电超低功耗平台的技术发展，Cadence将包括存储器、接口及模拟功能的设计IP迁移到此平台。使用Cadence TensilicaÒ数据平面处理器，客户可以从超低功耗平台受益于各种低功耗DSP应用，包括影像、永远在线的语音、面部识
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Cadence 台积电 FinFET
全球知名的电子设计创新领导者Cadence设计系统公司今日宣布为台积电16纳米FinFET+ 制程推出一系列IP组合。 Cadence所提供的丰富IP组合能使系统和芯片公司在16纳米FF+的先进制程上相比于16纳米FF工艺，获得同等功耗下15%的速度提升、或者同等速度下30%的功耗节约。
目前在开发16 FF+工艺的过程中，Cadence的IP产品组合包括了在开发先进制程系统单芯片中所需的多种高速协议，其中包括关键的内存、存储和高速互联标准。IP将在2014年第四季度初通过测试芯片测试。有关IP
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Cadence 台积电 FinFET
全球知名电子设计创新领先公司Cadence设计系统公司今日宣布，其数字和定制/模拟分析工具已通过台积电公司16FF+制程的V0.9设计参考手册(Design Rule Manual，DRM) 与SPICE认证，相比于原16纳米FinFET制程，可以使系统和芯片公司通过此新工艺在同等功耗下获得15%的速度提升、或者在同等速度下省电30%。目前16FF+ V1.0认证正在进行中，计划于2014年11月实现。Cadence也和台积电合作实施了16FF+ 制程定制设计参考流程的多处改进。此外，Cadence也
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Cadence 台积电 FinFET
全球知名电子设计创新领先公司Cadence设计系统公司，今日宣布台积电采用了Cadence®16纳米FinFET单元库特性分析解决方案。由Cadence和台积电共同研发的单元库分析工具设置已在台积电网站上线，台积电客户可以直接下载。该设置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 电路模拟器为基础，并涵盖了台积电标准单元的环境设置和样品模板。
利用本地的Spectre API整合方案，Liberate和Spect
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Cadence 台积电 FinFET
在高密度互联技术中，PCB规模比较大，需要进行团队合作，接下来，给大家介绍一种合作开发的方法。
如图1，为我们需要合作的PCB板。
图1
在图1的中心部分，有一片比较大的FPGA芯片，如果想将该部分的布局、布线让另外一个同事处理，自己集中精力把其他部分的搞定。那么该怎么办呢?点击place->Design Partition，然后点击create partition，首先划定一块区域。划定区域的方法有以下几种：Add rectangle和Add sh
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cadence PCB
有好几个同事问我cadence之capture中关于保存元器件封装的问题。
我们知道，封装库的管理是非常重要的事情，是我们所有工程设计的基础，封装库有一丁点的错误，可能辛苦几个月的设计就白费了，比如：电源管脚、地管脚定义错、地址线数据线接反、多定义管脚、少定义管脚等(原理图封装如此，PCB封装也不例外)，所以针对比较复杂的元器件，比如FPGA、CPU，动辄上千个管脚，如果自己一个管脚一个管脚画的话，再加上核对的时间，可能需要一周时间，并且还容易出错。这时候拿来主义就用到了，别人成熟的封装，调试没
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cadence capture PCB
惠普Pavilion系列笔记本一直是面向中高端家庭用户的消费类产品，在英特尔发布下一代处理器之前，惠普也并不急于推出他们最新的产品，而是进一步巩固他们在各个领域市场的地位，另一方面也是为了迎合消费者对于不同价位段产品的实际需求。这一次我们为大家带来的是惠普Pavilion 15的拆解图赏，供大家一览其内部的做工情况。
点击任意图片，进入读图模式
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惠普 笔记本 Pavilion 15
8月5日，Cadence公司在上海隆重举办年度CDNLive使用者大会。期间，Cadence宣布推出Voltus-Fi定制型电源完整性解决方案，芯片签收与验证部门产品营销总监Jerry Zhao向行业媒体具体讲解了新产品的特点。
VoltusTM-Fi定制型电源完整性解决方案具备晶体管级的电迁移和电流电阻压降分析技术(EMIR)，获得晶圆厂在电源签收中SPICE级精度的认证，从而创建了设计收敛的最快路径。新的解决方案采用Cadence Spectre® APS(Accelerated P
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Cadence Voltus-Fi SPICE 201409
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