- 对新分组密码算法SMS4进行了FPGA实现。所设计的SMS4算法的IP核主要包括具有加解密功能的非流水线式数据通路和实时产生子密钥的密钥扩展模块，并且支持电子密码本(ECB)和分组链接(CBC)两种工作模式。提出了一种不含密钥初始化的运行模式，使解密吞吐率提高近一倍。
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分组密码 IP核 FPGA
- 本文根据NiosII嵌入式系统的Avalon总线规范，提出了一种可控震源扫描信号发生器IP核设计的方法，并详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软、硬件协同设计，实现了起止频率和扫描时长可调的线性升降频正弦扫描信号与频率可调的伪随机扫描信号发生器的IP核设计。通过对该IP核进行验证，证明了其可行性和正确性。
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Avalon总线 IP核 NiosII
- 研究基于Avalon-ST接口帧读取的IP核设计应用，通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案，使用Verilog HDL语言对模块进行硬件设计，并将实现的模块进行测试。
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Avalon-ST IP核 Verilog
- 对有功电能计量的数学模型进行了分析，给出了相应的IP核实现模型，并详细讨论了CIC抽取滤波器、IIR高通滤波器、FIR低通滤波器、数字频率变换等模块的原理与设计。
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有功电能 CycloneII IP核
- 针对二进制转十进制(BCD)转码器的FPGA实现目标，提出了一种高效、易于重构的转码器设计方案。并在FPGA开发板上成功地实现了该设计。
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BCD转码器 IP核 路径延迟
- 研究了以太网在多核系统中的数据通讯，设计了以太网IP核到MPSoC网络资源的硬件接口。阐述了设计中各模块的实现功能和设计方法，通过仿真和FPGA验证结果表明，以太网接口数据通讯具有实时和高吞吐率。实现了多核系统与网络数据的信息传递，硬件设计结构简单、性能稳定可靠。
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IP核 以太网 片上多核系统
- 为了使便携式心电监护仪实现友好的人机交互和更加方便的显示，这里提出一种GUI界面系统设计，就 是在基于NiosⅡ处理器的嵌入式平台上实现μC／GUI的移植，使之实现系统功能。
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IP核 μC／GUI TFTLCD
- 介绍了HDLC协议控制器的IP核方案及实现方法，分别对发送和接收模块进行了分析，给出了仿真波形图。该设计采用Verilog HDL语言进行描述，用ModelSim SE 6.0进行了功能仿真。
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IP核 Verilog HDLC协议控制器
- 利用SOC/IP芯片能组成完整的智能传感器系统。智能传感器传感参数可能是多种多样的。但从功能模块组成来讲，它主要包括数据采集模块、补偿与校正模块、数据处理模块、数据网络通信模块、人机界面和任务管理与调度模块等功能单元。从而基于IP的智能传感器SOC设计过程为：首先正确建立智能传感器的通用模块模型；然后合理划分各摸块功能规范，制定各模块之间的接口协议与标准；再设计出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起构成完整的智能传感器系统。
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智能传感器系统 SoC IP核
- IP核可以两种形式提供给客户：软核和硬核。两种方式都可使客户获得在功能上经过验证的设计。软核也被称为可综合内核，需要由客户进行综合并在其SoC上实现。而硬核已完全实现(完成了版图设计)，可直接用于制造。(从技术上说，一种设计只有生产后才能实现。但是在此情况下，实现的意思是指安排布局并可直接投入生产)。SoC团队只需将硬核像一个单片集成电路片那样置入芯片即可。软核和硬核具有不同的问题和好处。
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技术支持 IP核 定制
- 本文设计的高速数据采集系统是应用于芯片现场测试的实时数据采集系统，由于被测试芯片为250 MHz 8 bit的高速AD输出， 因此， 该数据采集系统的数据采集率是2 Gbps。为了达到实时、高速、海量的数据采集， 该系统利用DDR2 SDRAM的高速数据传输能力和海量存储能力做为采集数据的缓存，然后通过具有即插即用、易扩展、传输速率较高等特点的USB2.0接口来将DDR2 SDRAM中的数据传输到计算机中进行存储和分析。
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乒乓缓存 数据采集 IP核
- 设计复用技术广泛应用于当代电路设计中以提高开发效率，其中ip核的使用是设计复用的主要方式之一。由于完善ip核的开发周期长且成本高，一些国际开源组织便致力于免费ip核的开发设计和维护。电路设计人员灵活使用这些免费ip核资源将有效提供工作效率，本文以通信接口免费ip核为例介绍其使用方法，文中使用的免费资源取自opencores开源社区。
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通信接口 IP核
- 采用了32位微控制器TSK3000A、通用Wishbone总线规范IP核和BT656视频标准等。在FPGA软核设计时，采用了基于Openbus总线的系统设计方式，利用NB2开发验证平台，在Xilinx公司的Spartan-3系列FPGA芯片上下载实现，并接入平台进行验证。该设计的系统可以将输入的模拟视频信号处理之后显示在TFT真彩LCD屏
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TSK3000A TVP5150 视频采集 IP核
- 基于Altera浮点IP核实现浮点矩阵相乘运算时，由于矩阵阶数的增大，造成消耗的器件资源虽增加但系统性能反而下降的问题，针对现有IP核存在数据加载不连贯、存储带宽不均匀的不足，提出采用并行化数据存储、依据查找表加载数据和处理数据的方式对IP核进行改进。然后将改进的浮点矩阵运算在FPGA中实现，经过Quartus、Matlab软件联合仿真并进行结果比对，其误差不超过万分之一，且节省了器件资源、提升了系统性能。仿真结果表明该设计可行，有利于提高诸多高性能领域浮点矩阵的运算速度。
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IP核 浮点矩阵运算 存储方式
- 采用VHDL硬件描述语言，以Xilinx公司的FPGA为设计平台，设计实现了以开源软核MC8051为核心的控制单元，控制4路SSI协议模块的SoPC架构的通信控制器，并对通信控制器进行了功能仿真与验证。该控制器可灵活进行IP核模块扩展，并可作为外围处理机与TI公司TMS320C6000系列DSP进行互连通信，将慢速串行通信任务进行分离，从而减轻DSP的负担，提高系统的整体性能。
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IP核 同步串行接口协议 SoPC架构
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