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altera-fpga 文章最新资讯

用FPGA控制CLC5958型A/D转换器实现的高速PCI数据采集卡

详细介绍CLC5958的内部结构和基本用法，提出一种基于FPGA和PCI总线的高速数据采集卡设计方案，并通过仿真验证了该方案的可行性。
关键字：高速 PCI 数据采集实现转换器控制 CLC5958 A/D FPGA

采用FPGA的低功耗系统设计

　　结合采用低功耗元件和低功耗设计技术在目前比以往任何时候都更有价值。随着元件集成更多功能，并越来越小型化，对低功耗的要求持续增长。当把可编程逻辑器件用于低功耗应用时，限制设计的低功耗非常重要。本文将讨论减小动态和静态功耗的各种方法，并且给出一些例子说明如何使功耗最小化。　　功耗的三个主要来源是启动、待机和动态功耗。器件上电时产生的相关电流即是启动电流；待机功耗又称作静态功耗，是电源开启但I/O上没有开关活动时器件的功耗；动态功耗是指器件正常工作时的功耗。　　启动电流因器件而异
关键字： FPGA 嵌入式消费电子

Altera SOPC World大会北京站圆满召开

日前，Altera SOPC World论坛北京站的活动圆满结束。本次论坛的主题为“我们的革新推动您的革新”（Innovation driving innovation）。Altera携手多家合作伙伴，通过技术演示和现场展示，向与会者介绍了相关系统解决方案。中华人民共和国信息产业部科技司何小龙处长出席论坛并发表题为“中国消费电子与集成电路产业的发展”的演讲。Altera营销资深副总裁Jordan S. Plofsky与听众分享了Altera的技
关键字： Altera

Altera推出最新StratixIIGXFPGA

实现优异的信号完整性 Altera公司近日发布Stratix? II GX——第三代带有嵌入式串行收发器的FPGA。Stratix II GX FPGA针对最佳信号完整性进行设计，为日益增长的高速串行收发器应用和协议提供了完整的可编程解决方案。Stratix II GX FPGA整合了业界速度最快、密度最高的FPGA架构，低功耗收发器数量高达20个，工作速率在622 Mbps至6.375 Gbps之间，满足
关键字： Altera

Altera发布QuartusII软件5.1

继续提高FPGA设计效能设计人员现在可以开始其Stratix II GX设计 Altera公司近日发布了Quartus? II设计软件5.1。这一最新版本包括对Stratix? II GX FPGA系列的设计支持，首次完整展示了提高设计人员效能的两个关键工具——PowerPlay技术包和Quartus II渐进式设计流程。 Quartus II软件5.1在效能方面的增强包括对流行的MegaCore?知识产权（IP）功能全面、
关键字： Altera

使用Verilog实现基于FPGA的SDRAM控制器

介绍了SDRAM的特点和工作原理，提出了一种基于FPGA的SDRAM控制器的设计方法，使用该方法实现的控制器可非常方便地对SDRAM进行控制。
关键字： Verilog SDRAM FPGA 控制器

基于FPGA的毫米波多目标信号形成技术的研究

毫米波多目标信号发生器通过模拟的方法产生多种类型高精度的雷达多目标回波信号，在实际雷达系统前端不具备的条件下对雷达系统后级进行调试，便于制导武器的性能测试，大大加快新武器的研制进程。毫米波多目标信号产生的关键是要求回波信号距离分辨率极高，常规的多目标信号产生方法如使用数字延时线产生多目标之间的延时，其控制不灵活，并且有些延时线需要接ECL电源，使用不方便也增加了设计的复杂度。使用分立元件实现延时则使电路元件过多，电路的稳定性及延时的精确性也会大大降低。本文介绍一种新的产生毫米波雷达模拟器的多目标信号的方法
关键字： FPGA

FPGA 设计的四种常用思想与技巧

　　本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作种取得事半功倍的效果。　　FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导日后的设计工作，将取得事半功倍的效果！乒乓操作
关键字： FPGA 嵌入式

大型设计中FPGA的多时钟策略

　　利用FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何进行布线，本文将对这些设计策略深入阐述。　　FPGA 设计的第一步是决定需要什么样的时钟速率，设计中最快的时钟将确定FPGA 必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间P 来决定，如果P 大于时钟周期T，则当信号在一个触发
关键字： FPGA 嵌入式

ACEX 1K 系列CPLD 配置方法探讨

1 引言 ACEX 1K 系列器件是Altera 公司近期推出的新型CPLD 产品。该器件基于SRAM，结合查找表（LUT）和嵌入式阵列块（EAB）提供了高密度结构，可提供10 000 到100 000 可用门，每个嵌入式阵列块增加到16位宽可实现双端口，RAM位增加到49125个。其多电压引脚可以驱动2.5V、3.3V、5.0V器件，也可以被这些电压所驱动；双向I/O引脚执行速度可达250MHz。该器件还应用Altera专利技术进行了重要的生产改进，进一步降低了器件的成本，提高了产品的性能价格比。因此
关键字： Altera

自适应算术编码的FPGA实现

　　算术编码是一种无失真的编码方法，能有效地压缩信源冗余度，属于熵编码的一种。算术编码的一个重要特点就是可以按分数比特逼近信源熵，突破了Haffman编码每个符号只不过能按整数个比特逼近信源熵的限制。对信源进行算术编码，往往需要两个过程，第一个过程是建立信源概率表，第二个过程是对信源发出的符号序列进行扫描编码。而自适应算术编码在对符号序列进行扫描的过程中，可一次完成上述两个过程，即根据恰当的概率估计模型和当前符号序列中各符号出现的频率，自适应地调整各符号的概率估计值，同时完成编码。尽管从编码效率上看不如已
关键字： FPGA 嵌入式

HDLC控制协议的FPGA设计与实现

设计了一种基于ＦＰＧＡ的ＨＤＬＣ协议控制系统?该系统可有效利用ＦＰＧＡ片内硬件资源，无需外围电路，高度集成且操作简单。重点对协议的ＣＲＣ校验及“０”比特插入模块进行了介绍，给出了相应的ＶＨＤＬ代码及功能仿真波形图。
关键字： HDLC FPGA 控制协议

基于FPGA和USB的高速数据传输、记录及显示系统

提出了一种基于FPGA和USB的高速数据传输、记录及显示系统的设计方案，并对其中的低电压差分信号（LVDS）传输方式、FPGA功能模块以及USB传输模块等进行了介绍。
关键字： FPGA USB 高速数据传输记录

基于FPGA的数字复接系统帧同步器设计与实现

介绍了应用ＦＰＧＡ技术进行帧同步器设计的实现原理、系统框图及设计中需要注意的问题，给出了用ＶＨＤＬ描述的几个模块的源代码。
关键字： FPGA 数字复接系统帧同步器

可编程单芯片系统的封装问题

可编程单芯片系统的封装问题　现今的复杂现场可编程门阵列（FPGA）正渐渐成为整个可编程系统的主角，这包括嵌入存储器和处理器、专用I/O和多个不同的电源和地平面。为这些器件开发封装也面临着许多问题，这对SOC产品是很常见的，对可编程单芯片系统（SOPC）是独有的。例如，可编程逻辑器件（PLD）厂商能够让客户在其器件交付之前开发和验证他们的器件，这段时间通常是在第一个样片交付前4到6个月。那么在这之前，整个产品的封装必须确定下来。这些封装情况包括管脚、电气和热特性，这样便于早期对板子进行设计、时限设计和验
关键字： Altera 封装

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