Intel 在 7 月 29 日发布的先进封装能力展示文章中，介绍其先进封装路线时，明确了 Foveros、EMIB 与 EMIB-T 三层定位。传统 EMIB（Embedded Multi-die Interconnect Bridge）将一片局部硅桥嵌入封装基板，用于连接相邻芯粒，信号在基板表层走线。EMIB-T 在硅桥中加入了垂直通道（类 TSV 结构），使电力可以更直接地经硅桥送往芯粒，同时为 HBM 周边的高速信号腾出更多布线空间。这意味着 AI 加速器的供电路径正从板级、封装基板继续向硅桥内部
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先进封装
EMIB-T
Foveros
芯粒
封装级供电
硅桥
HBM
Intel
2.5D/3D封装
一、什么是芯粒？它对半导体行业有多重要？芯粒（Chiplet）是一种小型模块化集成电路，仅承担单一特定功能，可与其他芯粒封装在同一封装体内，组合成功能更复杂、完整的芯片组件。从服务器与 PC 领域搭载芯粒架构的产品出货规模（图 1）不难看出，芯粒正快速成为两大市场主流集成方案。仅服务器与 PC 赛道，芯粒计算芯片市场规模预计将从 2024 年的 435 亿美元增长至 2030 年的 1449 亿美元，复合年均增长率达 31%。以上趋势清晰证明：芯粒并非小众封装创新，而是一次底层架构变革，它彻底重构了芯片性
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芯粒
先进封装
半导体
Chiplet
多裸片集成架构让芯片设计人员能够在保留系统其余部分不变的前提下，替换部分裸片。那么，究竟哪类裸片更适合长期沿用？ 早期业界探讨芯粒(Chiplet)技术时，主流思路是根据不同功能模块、知识产权（IP）以及模拟电路的特性，选择适配的工艺节点进行研发。如今这一思路依然成立，而芯粒更大的经济价值在于：无需对整套多裸片设计重新流片，就能按需集成全新 IP、适配新协议、完成内存迭代，或是推出不同规格的衍生产品。简言之，模块化重构是芯粒架构的核心优势 —— 保留设计中成熟稳定的部分，仅对能大幅提升系统性能的
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芯粒
切换逻辑
输入输出
计算
Chiplet
核心要点芯粒设计将半导体开发升级为系统级工程，需打通设计、封装、验证、测试与可靠性的协同流程。成熟的芯粒流程必须早期解决多物理场问题（热、机械、电源、信号完整性），避免组装与流片后出现高成本故障。AI 正通过预测建模、布线、验证与自动化优化芯粒流程，但全面普及将是渐进过程。芯粒不仅改变芯片架构，更在重塑芯片的开发方式。行业从平面 SoC 转向多芯片系统后，工程挑战不再局限于单颗裸片。性能、可靠性与良率，取决于多颗裸片在先进封装内的协同工作、互联技术组合下的数据调度，以及日益开放的生态影响。芯粒时代要求彻底
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芯粒
Chiplets
设计流程
本文由 Socionext 公司首席架构师 Moh Kolbehdari 博士撰写，聚焦1.8Tb/s 高速互联与2nm 先进工艺下的芯粒（Chiplet）体系架构，提出SEGA™治理架构，用于解决仿真与大规模量产之间的 “现实差距”。Moh Kolbehdari 博士是 Socionext 公司高级首席架构师，专注于高性能 AI 芯粒与 1.8Tb/s 互联的产业化落地。他拥有二十余年信号完整性 / 电源完整性、电磁场理论与系统级架构经验，是衔接前沿芯片设计与大规模量产的核心专家。他创立了SEGA™（系
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1.8Tb/s
芯粒
架构
4 月 9 日，英特尔代工服务（Intel Foundry Services）宣布重大技术突破，成功研发出全球最薄氮化镓（GaN）芯粒。其硅衬底厚度仅19 微米，约为人类头发丝直径的 1/5。该芯粒基于300 毫米（12 英寸）硅基氮化镓晶圆制造，采用英特尔自研隐切减薄工艺，在实现极致超薄形态的同时，保持结构完整性与性能稳定性。更具突破性的是，团队首次实现氮化镓功率晶体管与硅基数字逻辑电路的单片集成。通过将复杂计算功能直接嵌入电源芯粒，无需额外辅助芯片，大幅简化系统架构并降低组件间能量损耗。性能测试结果显
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英特尔
氮化镓
GaN
芯粒
所有验证工程师都深有体会的难题：你让大语言模型（LLM）生成一个 UVM 测试平台，它输出了 25 个文件，所有文件均可正常编译。可运行仿真后却毫无反应 —— 计分板显示零校验结果，从机驱动程序处理 10 笔事务后便停止运行，仿真直接卡死。这并非假设场景。在一项对照实验中，研究人员使用当前主流的商用大语言模型为 AHB2APB 桥设计生成 UVM 测试平台，即便经过自动化智能修复循环、分 4 次迭代解决了 37 个编译错误，最终还是出现了上述问题。问题核心在于：编译成功与协议层的功能正确性几乎无关，但在硬
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大语言模型
测试平台
编译
验证
验证鸿沟
LLM
芯粒
向多芯粒(Chiplet)集成转型既充满前景，也带来了复杂性。可扩展的互连技术与自动化工具，正成为支撑未来设计的关键要素。芯粒已成为下一代系统架构讨论中的核心主题。当前行业描绘的愿景是：设计团队能够选用不同来源的裸芯，通过标准化接口与简化流程，搭建多芯粒系统。业界常将其类比为现成 IP 组件，期望芯粒能像无源器件甚至单片机一样，易于使用且具备互操作性。然而，这一愿景虽极具吸引力，却与现实仍有很大差距。芯粒集成的现状芯粒通常分为两类架构：同构横向扩展与异构解耦。同构设计在一个封装内使用多个相同裸芯以提升性能
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芯粒
互操作性
Arteris
IP
Chiplet
NoC
《半导体工程》杂志邀请西门子 EDA 验证知识产权总监戈登・艾伦、迈威尔科技网络交换产品营销副总裁里希・丘格、阿斯特拉实验室专用集成电路设计与验证高级总监萨拉瓦南・卡利纳加斯瓦米，以及西门子 EDA 产品工程负责人贾拉杰・古普塔，共同探讨数据中心扩容（纵向扩展）与扩展（横向扩展）过程中的挑战与解决方案。以下是本次小组讨论的精华摘要。（左起：西门子戈登・艾伦、迈威尔科技里希・丘格、阿斯特拉实验室萨拉瓦南・卡利纳加斯瓦米、西门子贾拉杰・古普塔）半导体工程（SE）：对于数据中心架构而言，纵向扩展和横向扩展哪种验
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芯粒
共封装光学
数据中心
英伟达
NVLink
OCP
核心要点自 2023 年起，UCIe 标准保持年度更新节奏，此次 3.0 版本实现带宽翻倍、可管理性提升，同时针对性解决了此前版本难以适配的三类全新应用场景。受单片芯片技术瓶颈制约，人工智能数据中心对芯粒架构的需求持续攀升，芯粒间的通信与互连技术成为关键核心。UCIe 标准最初因功能体系庞大引发行业顾虑，但其多数管理功能为可选配置，这一特性降低了行业落地门槛，也让开发者拥有更高的设计灵活性。随着芯粒在各领域的应用率不断提升，尤其在数据中心场景的规模化落地，UCIe 联盟发布了标准 3.0 版本，延续了 2
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UCIe 3.0
UCIe
芯粒
西门子 EDA
新思科技
UCIe联盟
楷登电子
核心要点芯粒和三维集成电路架构产生了新的热机械应力，可能影响整个系统的可靠性。随着芯粒被集成至封装中，系统内各组件的缺陷率指标要求愈发严苛。传统的技术壁垒正在被打破，设计团队不得不着手解决此前由代工厂负责的材料选择等问题。芯粒架构在数据中心的快速普及，正推动着从芯粒设计、封装到实际应用全流程的全方位变革。相关成本激增，可靠性担忧加剧，以往用于控制成本、保障器件正常工作的方法已逐渐失效。行业关注的焦点不再局限于电迁移和电源完整性，还新增了随工作负载、互连数量与类型、z 轴设计延伸范围变化的热机械应力问题。建
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芯粒
三维集成电路
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机械挑战
先进封装
芯粒可靠性
西门子EDA
新思科技
Caliber Interconnects Pvt. Ltd. 宣布，已在复杂的芯片组和自动化测试设备（ATE）硬件项目中实现了加速周转时间和首次正确结果。公司完善了其专有的设计与验证流程，整合了强大的Cadence解决方案，从设计初期阶段起就优化性能、功耗和可靠性。Caliber先进的方法论显著提升了设计高复杂度集成电路封装和密集PCB布局的效率和精度。通过利用Cadence Allegro X设计平台进行PCB和高级封装设计，该平台具备亚原始管理和自动路由功能，Caliber团队能够在不同电路块间并行
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Cadence 工具
芯粒
ATE 硬件设计
EDA/PCB
致力于加速系统级芯片 (SoC) 开发的领先系统 IP 提供商 Arteris 公司近日宣布推出 Magillem Packaging，这款全新软件产品旨在简化和加速从 AI数据中心到边缘设备等各种先进芯片的构建流程。随着芯片设计中组件数量激增、性能要求日益严苛且开发周期不断压缩，Magillem Packaging解决方案通过自动化设计流程中最耗时的环节——现有技术的组装与复用，助力工程团队更快速高效地开展工作。 "硅IP模块数量激增、AI算力持续扩展、子系统IP规模扩大以及芯粒技术
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Arteris
IP模块
芯粒
硅设计复用
英特尔在用于高速数据传输的硅光集成技术上取得了突破性进展。在2024年光纤通信大会（OFC）上，英特尔硅光集成解决方案（IPS）团队展示了业界领先的、完全集成的OCI（光学计算互连）芯粒，该芯粒与英特尔CPU封装在一起，运行真实数据。面向数据中心和HPC应用，英特尔打造的OCI芯粒在新兴AI基础设施中实现了光学I/O（输入/输出）共封装，从而推动了高带宽互连技术创新。英特尔硅光集成解决方案团队产品管理与战略高级总监Thomas Liljeberg表示：“服务器之间的数据传输正在不断增加，当今的数据中心基础
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英特尔
光学I/O
芯粒
在过去几十年里，电子芯片在商用设备中的集成方式显著发展，工程师们设计出了各种集成策略和解决方案。最初，计算机包含一个中央处理器或中央处理单元（CPU），通过传统的通信路径，即前端总线（FSB）接口，连接到内存单元和其他组件。然而，技术进步使得开发依赖于多个芯片组和更复杂的电子元件的新集成电路（IC）架构成为可能。英特尔公司在这些发展中发挥了关键作用，通过引入用于设计具有多个封装芯片组系统的新架构和规范。英特尔公司圣克拉拉的研究人员最近概述了一种新的愿景，旨在进一步提高遵循通用芯片组互连表达（UCIe）的系
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芯粒
封装
英特尔
不同市场的需求需要建立额外的芯粒标准，涵盖的范围远远超出目前用于接口的标准。
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芯粒
封装
2023年10月底，CNCC2023（2023 中国计算机大会）在沈阳召开。10 月28 日，中国科学院院士、复旦大学教授、CCF（中国计算机学会）集成电路设计专家委员会主任刘明做了“集成电路：计算机发展的基础”报告。她介绍了三部分：集成电路如何推动微处理器的发展，AI领域专用架构如何实现计算和存储的融合，新器件、架构、集成技术的展望。
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202403
处理器
近存计算
存内计算
刘明院士
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芯粒
导言：随着半导体行业在芯片设计和制造方面开辟新的领域，围绕芯粒（chiplet）展开了一场至关重要的讨论，这些模块化单位承诺提供更大的灵活性、效率和定制性。专家们最近就芯粒标准、互操作性挑战以及AI芯片的蓬勃发展进行了讨论。本文深入探讨了这一讨论的复杂性，突显了关键见解，并揭示了半导体技术不断演变的景观。I. 模拟和验证标准的追求：
芯粒生态系统中的主要挑战之一是建立强大的模拟和验证标准。讨论涉及了TSMC的3Dblox等倡议，以及CDX工作组提出的CDXML格式。虽然3Dblox旨在标准化连接和设计共
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芯粒
AI芯片
悉尼大学纳米研究所的研究人员发明了一种紧凑的硅半导体芯片，将电子元件与光子（或光）元件集成在一起。这种新技术显著扩展了射频（RF）带宽和准确控制通过该单元流动的信息的能力。扩展的带宽意味着更多信息可以通过芯片传输，并且光子的引入允许先进的滤波器控制，创造了一种多功能的新型半导体设备。研究人员预计该芯片将在先进雷达、卫星系统、无线网络以及6G和7G电信的推出等领域应用，并且还将为先进的主权制造业敞开大门。它还有助于在西悉尼Aerotropolis区域等地创建高科技附加值工厂。该芯片采用了硅光子学中的新兴技术
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半导体
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3D IC代表了异构先进封装技术向第三维度的扩展，与2D先进封装相比，其设计到可制造性的挑战类似，同时还存在额外的复杂性。虽然尚未普及，但芯片标准化倡议的出现以及支持工具的开发使得3D IC对更广泛的玩家变得更为可行和有利可图，包括那些生产规模较小的大大小公司。3D IC的实施使得公司可以将设计分成功能子组件，并在最适当的工艺节点集成生成的IP。这有助于实现低延迟、高带宽的数据传输，降低制造成本，提高晶圆产量，减少功耗，从而降低整体开支。这些吸引人的优势推动了先进异构封装和3D IC技术的显著增长和进步。
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芯粒
封装
近年来，智能汽车行业对于大算力芯片的需求迅速增长，但是高昂的芯片成本令不少车企望而却步，影响了汽车智能化发展的速度。与此同时，一种名为芯粒（Chiplet）的技术突然火了起来，这种技术通过将一颗大芯片拆分成若干小芯片，再重新封装在一起，能够大幅降低大算力芯片的成本，用相对传统的工艺实现甚至超过更先进工艺所能达到的性价比。芯粒技术能否解决智能汽车的算力瓶颈？专家们对此众说纷纭，有观点认为芯粒（Chiplet）技术并不适合汽车市场，这种观点是否合理？焉知特别采访了芯砺智能创始人兼CEO张宏宇，作为智能汽车芯片
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芯粒
Chiplet
智能汽车
算力竞赛
摩尔定律会随着工艺无限逼近硅片的物理极限而失效，这已经是半导体界老生常谈的话题了，但是对于这一问题的解决方案出现了各式各样的想法。Chiplet，别名小芯片或芯粒，就是其中一种受大厂追捧的解决方法。Chiplet是一种类似打乐高积木的方法，能将采用不同制造商、不同制程工艺的各种功能芯片进行组装，从而实现更高良率、更低成本。2022年3月，英特尔、AMD、Arm、台积电、三星、日月光、高通、微软、谷歌云、Meta十家巨头联合，发起了基于Chiplet的新互连标准UCIe。 其实Chiplet的概念早在
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chiplet
芯粒
Chiplet（小芯片或芯粒）虽然受到工业界和学术界的追捧，之前只是“少数人的游戏”。但随着UCIe产业联盟的诞生，一切将成为过往。一个由顶级厂商所主导的Chiplet生态系统已经开始打造，芯片工业发展的新未来开始浮出水面。因何结盟 UCIe（Universal Chiplet Interconnect Express）联盟包括了英特尔、台积电、三星、AMD、Arm、高通、日月光、Google Cloud、Meta、微软等行业巨头，旨在建立统一的die-to-die（裸片到裸片）互联标准，打造一个开
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UCIe
小芯片
芯粒
迎 九 （《电子产品世界》编辑，北京 100036） 摘 要：在2019年底的“中国集成电路设计业2019年会”（ICCAD 2019）上，电子产品世界记者访问了EDA、设计服务厂商和代工厂的老总，请他们回顾和分析了2019年的热点，并展望了2020及未来的设计业下一个浪潮。 关键词：EDA；代工；芯粒；轻设计；毛利；AI芯片 1 2020年芯片业或有所增长；国产芯片制造忙 Mentor, a Siemens Business荣誉CEO Walden C.Rhines指出，2019年的行
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202002
EDA
代工
芯粒
轻设计
毛利
AI芯片
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