基于CPLD的信道编解码器的设计与实现
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2．3 单极性变双极性的实现
因为经过插“B”模块后，“V”、“B”、“1”已经分别用双相码“11”、“10”、“01”标识。“0”用“00”标识。而在实际应
用中，CPLD或FPGA端口的输出电压只有正极性电压，且在波形仿真中也只有“+1”和“0”，而无法识别“-1”。所以要得到所需HDB3编码的结果，需定义“00”、“01”、“10”来分别表示“0”、“-1”、“+1”。可将插“B”模块后输出的“00”、“01”、“10”、“11”组合转换为“00”、“01”、“10”组合，再通过“00”、“01”、“10”控制四选一数字开关的地址来选择输出通道，就可以实现0、-B、+B。本设计使用CC4052的一组通道作为四选一数字开关，从而将CPLD或FPGA目标芯片的标识性输出转换成双极性信号，最终实现HDB3非归零编码。
2．4 HDB3编码器的仿真
在此，以四连“0”的可能性通过多“0”消息代码进行分析，并利用EDA工具对VHDL源程序进行编译、适配、优化、逻辑综合与仿真。仿真结果显示其完全可以达到编码要求。而将HDB3编码硬件描述下载到CPLD或FPGA目标芯片中，然后连接好CC4052进行实际应用测试(用示波器测得)的编码波形如图2所示。本文引用地址：https://www.eepw.com.cn/article/191190.htm
3 实验结果
利用QUARTUS2开发工具进行编译和仿真，HDB3码器仿真波形如图3所示。
4 结论
本设计主要是通过用VHDL语言对可编程逻辑器件CPLD进行控制，基于Altera公司的Quartus X软件开发平台，以原理图和VHDL语言方法混合输入设计，实现了信道编码、HDB3码和卷积码的编解码过程。该设计方案与专用的基带传输码型编码芯片相比，有以下优势：体积小，集成度高，开发周期短，设计过程简单便捷，运行速度快，使用方便，成本低。本文设计的编码器能够弥补专用基带传输码型编码芯片的不足，具备一定的工程应用价值。
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