基于CPLD的信道编解码器的设计与实现 作者： 时间：2011-05-30 来源：网络 加入技术交流群 扫码加入和技术大咖面对面交流海量资料库查询 收藏 <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a635e61e&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a href='https://ad.eepw.com.cn/www/delivery/ck.php?n=a576c0a2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 2．2．2 插“B”模块的实现 插“B”模块的建模思路是当相邻“V”符号之间有偶数个非0符号时，把后一小段的第1个“0”变换成一个“B”符号。可用一个4位的移位寄存器来实现延迟，这样经插“V”处理过的码元，可在同步时钟的作用下同时进行是否插“B”的判决，等到码元从移位寄存器里出来的时候，就可以决定是应该变换成“B”符号，还是照原码输出。输出端用“11”表示符号“V”，“01”表示“1”码，“00”表示“0”码，“10”表示符号“B”。VHDL的结构代码如artb： 上一页 1 2 3 下一页
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