一种带有增益提高技术的高速CMOS运算放大器设计
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1．3 全差分折叠式共源共栅放大器
文中设计的主运放如图3所示，采用带增益增强辅助电路的全差分折叠式共源共栅运算放大器。主运放采用以PMOS管为输入管的全差分折叠式共源共栅结构。若输入管采用NMOS对管，由于电子比空穴迁移率大，虽然能得到更大的增益，但同时其折叠点会产生更大的寄生电容，直接影响了运算放大器的速度。由于本设计对速度的要求是第一位的，所以采用PMOS管作为输入管来提高主运放的次极点频率并且能降低运放的噪声。同时，临近输出端的MOS管要经过合理的调试，既要满足支路电流的要求，又不能引入过大的寄生电容而影响到系统的频率特性。本文引用地址：https://www.eepw.com.cn/article/186166.htm
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