Blackfin处理器低功耗设计
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需要注意的是VCO最小输出时钟频率为50 MHz，最大输出频率为内核时钟CCLK频率的最大值。对BlackfinBF533，CCLK最大值为600 MHz，而BF532／531的CCLK最大值为400 MHz。所以VCO输出频率不应超出范围50MHz～CCLK。
通过设置PLL分频寄存器PLL_DIV中的CSEL(PLL_DIV的4～5位)确定CCLK，设置SSEL(PLL_DIV的0～3位)确定SCLK，具体对应关系如表3所示。
由于SCLK频率不能高于CCLK的频率，所以在对SSEL参数设置时，需要确定当前CCLK的频率。
假设外部时钟输入CLKIN=27 MHz，将CCLK设置为594 MHz(27×22)，SCLK设置为118．8 MHz(594／5)，程序代码如下
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