中芯国际运用Cadence工具改善数位设计流程

　　益华电脑(Cadence Design Systems)与中国晶圆代工业者中芯国际(SMIC)共同宣布，中芯国际已采用 Cadence 数位工具设计流程，能够适用于最新的SMIC Reference Flow 5.1，一款为低功耗设计的完善 RTL-GDSII 数位设计流程。

　　Cadence设计流程结合先进功能，可帮助彼此的客户改善40nm晶片设计的功耗、效能与面积。这个设计流程中运用的Cadence工具有RTL Compiler、Encounter Digital Implementation System、Encounter Conformal Low Power;Cadence QRC Extraction; Tempus Timing Signoff Solution、Encounter Power System、Physical Verification System与Cadence CMP Predictor。

　　中芯国际的全新Reference Flow 5.1支援Cadence时脉同步最佳化(Clock Concurrent Optimization，CCOpt)技术，这是Cadence Encounter 数位设计实现系统(Digital Implementation System)的关键功能。这个设计流程显示，与传统的时脉树合成(clock tree synthesis)相比，CCOpt能够在中芯国际40nm制程上，改善功耗达14%、缩减面积达11%、提升效能达4%。

　　其他优势还包括支援：Cadence阶层式低功耗数位设计流程，融合了最新版的流行功率格式CPF 2.0;Cadence实体验证系统(Physical Verification System，PVS)，包含中芯国际第一个适用于Cadence PVS的线上40nm DRC/LVS验证规则文件，以及中芯国际第一个40nm Dummy Fill规则文件;GigaOpt技术，提供RTL-to-GDSII核心最佳化。