10~37 GHz CMOS四分频器的设计
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本文目的是设计高速分频器，因此其工作速度是考虑的首要问题。触发器中决定工作速度的主要因素是输出节点的总电容。同样以图2b中左边的触发器为例说明，考虑其中一个输出节点Qn相应的总电容，包括与该输出节点相连的所有器件的电容以及它们两者之间连线上的寄生电容。因此在进行电路参数设计和版图设计时，应减少这些电容。在设计两个二分频器电路参数时，虽然两者拓扑结构一样，但由于侧重点不同，所以参数设计并不相同。高速二分频器着重提高其工作速度，因此应尽可能地减少输出节点的电容。而低速二分频器的工作速度为高速二分频器的一半，故速度不是考虑的主要问题。因此在对低速二分频器电路参数设计时，在满足二分频的条件下应着重降低其功耗。另外分频器的输出电压摆幅应从两方面考虑：首先输出电压摆幅过大，则充、放电过程持续时间会增加，输出电压摆幅过小，则无法驱动后续电路。而决定输出电压幅度的主要因素为在保持模式下动态负载管的电阻，因此在设计电路时应进行折衷考虑，仔细调整各管子的参数。在版图设计时，对于管子宽度比较大的应尽量使用叉指结构，同时应特别注意图2中的4条交叉耦合线应尽可能短，尤其是高速二分频器中的4条交叉耦合线对分频器的工作速度有很大的影响。本文引用地址：https://www.eepw.com.cn/article/157735.htm
2．2 级间缓冲电路
级间连接要解决的主要问题是相邻两级之间的电平匹配和隔离。因为高速二分频器的输出直流电平约为800 mV，而低速二分频器的输入直流电平为300 mV，因此需要在两级之间加入缓冲器进行电平匹配。同时由于低速二分频器为共栅级输入，其输入阻抗很小，直接接在高速二分频器后会对其产生过重的负载，所以需要在两级之间加入缓冲器进行隔离。在设计过程中，为能使低速二分频器正常工作，级间缓冲输出后的信号幅度要大。
这里级间缓冲电路采用一个差分放大器级联一个源级跟随器。传统的缓冲电路只采用源级跟随器解决前后级的电平匹配和阻抗匹配等问题。而该设计中，缓冲电路输入端信号的工作速度很高，必须达到足够的摆率才能使电路正常工作，因此源级跟随器的尾电流源和输入管的栅宽设计的较大。如果直接接在高速二分频器后面会对其速度影响很大，所以在源级跟随器前加一级差分放大器，并将其输入管的栅宽设计的较小。差分放大器可以减小缓冲器对高速二分频器的影响，另外也可以提高高速二分频器的输出信号的幅度。
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