基于FPGA的高速通信系统研究
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2．2 传输部分电路设计
传输部分设计包括选择同轴电缆和设计相应的发送接收电路。本系统选用的同轴电缆型号为SVY-50-3，成本低、性能好。这款电缆的特征阻抗为50 Ω，速率150 MHz时信号传输100 m的最大衰减为18．01 dB。它具有良好的屏蔽特性，可以在复杂的电磁环境中正常工作。电缆驱动电路和接收均衡电路分别选用National Semiconductor公司的芯片CLC005和CLC012。CLC005支持LVDS电平输入，最高传输速率达到622 Mb／s，输出信号峰一峰值从O．7～2 V。CLC012可以自动均衡频率在50～650 MHz的信号。时钟恢复器件选用CLC016，它的输入信号来自CLC-012，输出时钟和数据接FPGA，恢复的时钟在数据上升沿有效。CLC005和CLC012用于特征阻抗为75 Ω的传输系统，针对本系50 Ω特征阻抗的同轴电缆，需要改动外围电阻配置，否则会因为阻抗不匹配引起信号反射，最终导致信号传输质量下降。相应的配置方式如图2所示。本文引用地址：https://www.eepw.com.cn/article/157077.htm
通过测试，此组传输器件可以驱动LVDS信号通过SVY-50-3型号电缆传输至少200 m。信号经过传输后，在电缆末端衰减严重，噪声和抖动也较严重。此时信号眼图如图3所示，可以看出信号质量差。直接接收此信号，会产生信号电平误判，而且信号的抖动将导致后级电路无法正常工作。接收均衡器CLC012自动为信号损耗提供补偿后，信号上的噪声和抖动均得到了改善，信号的眼图如图4所示。
LVDS驱动器由恒流源构成，因此需要做终端匹配。通常情况下在输入端并联100 Ω电阻从而满足互联系统要求的差分阻抗。在强噪声环境下，交流耦合连接时可以采用戴维南终端匹配方式提供1．2 V的偏置电压，同时满足100 Ω差分阻抗的设计要求。具体方法是将LVDS的+／-端通过130 Ω电阻上拉至VCC，同时下拉82 Ω电阻到地，如图5所示，电阻精度要求在1％。
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