设计复用技术广泛应用于当代电路设计中以提高开发效率，其中ip核的使用是设计复用的主要方式之一。由于完善ip核的开发周期长且成本高，一些国际开源组织便致力于免费ip核的开发设计和维护。电路设计人员灵活使用这些免费ip核资源将有效提供工作效率，本文以通信接口免费ip核为例介绍其使用方法，文中使用的免费资源取自opencores开源社区。
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通信接口 IP核
采用了32位微控制器TSK3000A、通用Wishbone总线规范IP核和BT656视频标准等。在FPGA软核设计时，采用了基于Openbus总线的系统设计方式，利用NB2开发验证平台，在Xilinx公司的Spartan-3系列FPGA芯片上下载实现，并接入平台进行验证。该设计的系统可以将输入的模拟视频信号处理之后显示在TFT真彩LCD屏
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TSK3000A TVP5150 视频采集 IP核
基于Altera浮点IP核实现浮点矩阵相乘运算时，由于矩阵阶数的增大，造成消耗的器件资源虽增加但系统性能反而下降的问题，针对现有IP核存在数据加载不连贯、存储带宽不均匀的不足，提出采用并行化数据存储、依据查找表加载数据和处理数据的方式对IP核进行改进。然后将改进的浮点矩阵运算在FPGA中实现，经过Quartus、Matlab软件联合仿真并进行结果比对，其误差不超过万分之一，且节省了器件资源、提升了系统性能。仿真结果表明该设计可行，有利于提高诸多高性能领域浮点矩阵的运算速度。
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IP核 浮点矩阵运算 存储方式
目前IP core以及IP core的运用是行业技术发展的一大趋势。对EDA技术实验教学中的IP core的综合运用进行了探讨。所给出的例子都是利用Xilinx的ISE软件,在其FPGA（SPARTAN3A and SPARTAN3AN系列）芯片上实现了的。文中所讨论的基本要点,对初学者如何理解设计重用和运用IP core来进行综合型实验设计是有所帮助的。
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IP核 综合实验 EDA
为解决实时性盲信号分离的问题,基于独立分量分析的模型,设计出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder对算法中用到的乘法器、查找表、状态机等进行建模,通过Quartus II综合后在Altera FPGA器件中进行硬件仿真。仿真实验分别采用人工生成的周期信号和真实的语音信号进行验证。实验结果表明,该IP核能很好的完成瞬时混合模型中盲信号的分离,具有很强的实用性。
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DSPBuilder IP核 FPGA
介绍了基于Nios II 的多功能数码相框的实现。系统基于Nios II处理器，设计用户自定义模块，构建了灵活性高、可重配置的SoPC系统。设计自定义模块控制LCM显示；采用流水线方式设计JPEG解码自定义模块以提高解码效率；根据SD协议设计SD卡控制器扩展SD卡。实现了FAT16文件系统，便于对SD卡进行文件管理及多平台上的数据交换，并使用?滋C/OS-II操作系统简化软件设计复杂度、提高系统稳定性。最终实现可播放音频并能显示、缩放、旋转图像且带有图像切换特效的多功能数码相框。
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双线性插值缩放 数码相框 IP核
目前对RS 编码器的设计主要局限于单一码长和固定纠错能力的RS 码编码器设计。本文提出的这种码长可变、纠错能力可调的RS 编码器是把常用的RS (7, 3) 码、RS (15, 11) 码、RS (15, 9) 码在一个编码电路中实现, 把它做成IP 核, 这样既可以大大地减少了芯片的面积而且给用户提供了方便,又有很大的选择空间。该编码电路采用基于多项式乘法理论GF (2m ) 上的m 位快速有限域乘法的方法, 使电路的编码速度有了很大的提高。本文设计的编码器的最高工作频率可达到100MHz, 完全满足无
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RS码编码器 IP核 纠错能力
以Altera公司的QuartusⅡ7．2作为开发工具，研究了基于FPGA的DDS IP核设计，并给出基于Signal TapⅡ嵌入式逻辑分析仪的仿真测试结果。将设计的DDS IP核封装成为SOPC Builder自定义的组件，结合32位嵌入式CPU软核NiosII，构成可编程片上系统(SOPC)，利用极少的硬件资源实现了可重构信号源。该系统基本功能都在FPGA芯片内完成，利用SOPC技术，在一片FPGA芯片上实现了整个信号源的硬件开发平台，达到既简化电路设计、又提高系统稳定性和可靠性的目的。
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直接数字频率合成 IP核 FPGA
针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题，实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。
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IP核 SOPC 片内位流配置
NIOS ⅡI软核处理器具有可裁减,配置灵活等优点。在实际使用中,可根据需求,构建最合适的处理器系统及外部接口而无需更改硬件电路或增加扩展芯片。它提供完备的数据通信协议,用户只需要使用相关的IP核即可得到所需的接口。针对这些特点,本文介绍了基于NIOS II软核处理器的异步串行通信的实现方法,讲述了如何采用SOPC Builder定制UART（异步串行收发器）IP核,重点讨论了在NIOS II集成开发环境下的几种编程方法。
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NiosII IP核 SoPCBuilder
本文根据NiosII嵌入式系统的Avalon总线规范，提出了一种可控震源扫描信号发生器IP核设计的方法，并详细介绍了IP核的硬件和软件设计。该方法采用自定制组件的软、硬件协同设计，实现了起止频率和扫描时长可调的线性升降频正弦扫描信号与频率可调的伪随机扫描信号发生器的IP核设计。通过对该IP核进行验证，证明了其可行性和正确性。
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Avalon总线 IP核 NiosII
研究了以太网在多核系统中的数据通讯，设计了以太网IP核到MPSoC网络资源的硬件接口。阐述了设计中各模块的实现功能和设计方法，通过仿真和FPGA验证结果表明，以太网接口数据通讯具有实时和高吞吐率。实现了多核系统与网络数据的信息传递，硬件设计结构简单、性能稳定可靠。
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IP核 以太网 片上多核系统
为了使便携式心电监护仪实现友好的人机交互和更加方便的显示，这里提出一种GUI界面系统设计，就 是在基于NiosⅡ处理器的嵌入式平台上实现μC／GUI的移植，使之实现系统功能。
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IP核 μC／GUI TFTLCD
介绍了HDLC协议控制器的IP核方案及实现方法，分别对发送和接收模块进行了分析，给出了仿真波形图。该设计采用Verilog HDL语言进行描述，用ModelSim SE 6.0进行了功能仿真。
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IP核 Verilog HDLC协议控制器
利用SOC/IP芯片能组成完整的智能传感器系统。智能传感器传感参数可能是多种多样的。但从功能模块组成来讲，它主要包括数据采集模块、补偿与校正模块、数据处理模块、数据网络通信模块、人机界面和任务管理与调度模块等功能单元。从而基于IP的智能传感器SOC设计过程为：首先正确建立智能传感器的通用模块模型；然后合理划分各摸块功能规范，制定各模块之间的接口协议与标准；再设计出一系列通用的IP核；最后把所需的通用IP核搭建整合在一起构成完整的智能传感器系统。
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智能传感器系统 SoC IP核
ip核介绍
IP核概述
IP核则是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。利用IP核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的IP核一般具有知识产权，尽管IP核的市场活动还不规范，但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作。IP核有两种，与工艺无关的VHDL程序称为软核；具有特定电路 [
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