科利登和Cadence合作验证加快良率诊断的新流程

科利登和Cadence共同努力,针对于现在大部分良率要求很高的纳米设计,提高了产品质量,加大了测试产能,加快了缺陷定位速度,从而最终缩短了量产上市时间. 
来自美国加州苗必达市的消息 --科利登系统公司 (纳斯达克代码：CMOS) ，为世界半导体工业提供从设计到生产测试解决方案的领先供应商，日前宣布, 它与Cadence合作在Sapphire测试平台和Cadence EncounterTM之间成功完成了对一个良率提高流程的验证. Sapphire平台支持Cadence Encounter Test True-Time Delay Test工具基于STIL的测试向量,同时Cadence Encounter Diagnostics也从Sapphire平台输入错误捕获数据.在90nm或者更先进的工艺设计中,使用该诊断流程能增加测试覆盖率,提高缺陷定位速度.

    纳米级芯片设计中的缺陷会引起波形转换变慢,因此通路时延测试变得更加关键. 实时(at-speed)通路延时测试就是用于检测这些问题的,但是约有50%的缺陷无法检测到,因为他们是在非关键通路上进行测试的.而且,传统的固定时间实时自动测试向量生成不和测试仪使用的测试向量兼容,因此它生成的测试向量常因与测试仪的管脚时序的要求不符合而被丢弃. 上述两个缺陷导致了很差的产品质量和很慢的产品测试时间.
 
Sapphire测试平台使良率最大化 
Sapphire测试平台能够提供最大化产品良率所需的所有性能.从世界领先的时序精度到第一款可升级的3.2G高速测试系统,Sapphire的性能和产能为当今工艺技术下降低测试成本的设立了业界标准.当工艺技术向90nm发展时,新工艺中的缺陷比方说时延错误将对良率产生极大的影响.科利登的首席执行官Dave Ranhoff说:“时延缺陷是90nm技术时良率下降的主要原因.Sapphire测试平台与Cadence Encounter True-Time Delay Test工具以及Cadence Encounter Diagnostics工具结合在一起,为半导体公司检测和诊断这些棘手的问题提供了一个很好的工程验证和产品测试阶段的解决办法. 支持像Cadence这样的EDA供应商的良率可控性设计方法对我们的客户非常重要,与我们科利登参与设计调试到产品测试整个流程的广阔视野相符合. 

增强的延时路径测试和快速的诊断方法加快了良率提高 
Cadence Encounter True-Time Delay Test是业界第一个延时路径测试工具,它使用芯片layout之后的延时信息,与测试仪的时序规格相兼容,自动产生比实时更快速的(faster-than-at-speed)延时测试,只需一次测试就能完成.除此以外,公司宣布使用Sapphire测试平台和Cadence Encounter Diagnostics工具一起来验证用于良率提高的快速缺陷定位流程. “当技术发展到90nm的时候,芯片制造商面临的最大问题是怎么快速解决精细设计工艺中在出片前出现的那些不可预测,无法排除的干扰问题.” Cadence Design System Inc.总监Sanjiv Taneja说,. “基于ATPG的传统诊断工具一般在小于130nm的工艺条件下都只有小于40%的精度,而且不支持批量处理,动态分析,可定制错误建模和其它ATPG工具生成的向量.”
 
验证缺陷诊断流程 
Cadence Encounter Diagnostics专为加快纳米级工艺量产时的良率提高而设计.在量产模式下,通过分析统计上的显著样品的测试结果,来确定最重要的设计相关因素. 在精确模式下,它能精确地定位缺陷的根源,接下来再在物理失效分析实验室中进行验证. 为了保证ATE捕获的不管是单芯片的还是多枚硅片成千上万的错误数据能顺利传送到Cadence Encounter Diagnostics中进行处理.所有的这些模型都必须与ATE兼容.科利登的Sapphire测试平台的测试结果记录就能与Cadence Encounter Diagnostics的Chip Pad Pattern格式兼容.