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FPGA与DDR3 SDRAM的接口设计

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作者:Paul Evans时间:2007-11-13来源:EDN收藏
     内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作电压,采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大,每比特的功耗也更低,但是如何实现  DIMM条的设计呢?

  关键字:均衡(leveling)

  如果 I/O结构中没有包含均衡功能,那么它与的连接将会很复杂,需要有很多外围器件包括延迟线及相关控制。

  均衡的定义和重要性

  为了提高高速电路的信号完整性,JEDEC通过时钟和命令/地址线定义了fly-by端接方案,它通过在时钟和数据间人为的加入走线摆率(flight-time skew)来降低共同切换噪声(SSN)。

  走线摆率可以达到0.8tCK,这个宽度导致无法确定在哪两个时钟周期获取数据,因此,JEDEC为DDR3定义了校准功能,它可以使控制器通过调整每byte的时序来补偿走线摆率。

  目前的在连接双倍速S  
DRAM内存时都有很多功能,但是如何与最新的DDR3连接还需要一个新的调整方案。

  FPGA I/O结构

  高性能的Altera Stratix III 系列FPGA的I/O速率最高可以达到400MHz(800Mbps)。

  读均衡

  读操作时内存控制器必须补偿fly-by内存拓扑所引起的延时,此时不仅仅要考虑数据通路上的I/O延时,还需要1T(用来保存一个完整双数据周期数据的寄存器)和负沿寄存器来对准和调整所有的数据。每一个DQS需要独立去调整resync时钟的相移。

  最初,每一个独立的DQS看上去相移90


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