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基于NiosII的SOPC中EEPROM Controller Core的设计

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作者:麦 胤 柳沁时间:2007-08-16来源:电子产品世界

摘  要:介绍了如何在基于中设计 Core,用Verilog HDL实现其硬件部分,编写了相关驱动程序和应用层软件,构建了基于。并以AT24C02为例,在Altera的Stratix1S10的FPGA上实现了通过 对其进行读写,试验结果正确。

关键词  Core; Verilog硬件描述语言

1  引言

由于FPGA的出现,使得我们不需要承担较大风险和较高的流片费用将小规模的或处于研发阶段的芯片制成ASIC芯片了。而基于FPGA的SOC——SOPC(可编程片上系统),由于其可编程性,按照用户特定需要构建的SOPC是一个在某种程度上替代SOC的较好方案。Altera公司为其FPGA开发了第二代软核处理器NiosII,同时开发了用以构建基于NiosII处理器的SOPC Builder,使得用户可以通过自定义逻辑的方法方便地开发基于NiosII的SOPC系统。SOPC Builder集成在EDA工具QuartusII中,提供了NiosII处理器及一些常用外设接口,如DMA控制器, SDRAM控制器,SPI接口以及锁相环PLL等等,对于一些库中没有提供的模块用户可以自己定义添加。在实际应用中,具有I2C接口的EEPROM有着广泛的运用,本文就是在基于NiosII的SOPC中设计了一个EEPROM controller core,用Verilog HDL描述硬件逻辑部分,同时编写相关驱动,下载到Stratix系列的 FPGA中实现了对片外EEPROM AT24C02的读写。 

2 基于NiosII的Controller Core

SOPC中的各模块通过Altera公司开发的Avalon总线互连。任何一个挂接在Avalon总线上的模块都必须符合Avalon总线规范,即包含特定的信号类型clk,reset,chipselect,write,writedata等,并满足一定建立保持时间和等待周期的读写模式。一个典型模块的Controller Core由硬件和驱动软件两部分构成。

2.1硬件构成

基于NiosII的Controller Core是用于构建SOPC的基本组件,它由HDL语言描述其硬件逻辑,一个典型的Controller Core由task logic(行为模块),register  file(寄存器),interface(总线接口)三部分组成,它们在逻辑上的关联关系如图1所示:

图1

interface是顶层模块,与Avalon总线的直接接口;register file:通信模块,对模块内部寄存器读写的通道;task logic:行为模块,实现模块逻辑功能的核心部分。Avalon总线通过顶层接口模块对寄存器进行操作,从而实现对行为模块的访问和控制。

2.2 驱动软件  
 
驱动软件是系统提供给上层应用程序访问底层硬件的通道,由一些特定名称的文件夹和C文件组成,其典型结构和功能如下:
(1)    inc/_regs.h头文件是最底层的也是唯一的硬件接口,定义了与Controller Core相关的数据结构、常量和函数原形等。
(2)    hal/inc/_routines.h头文件包含了实现驱动功能的函数声明等相关信息。
(3)    hal/src/_routines.c示例程序包含了具体实现驱动功能的子函数,用于指导软件开发人员使用该Controller Core。 

3  EEPROM工作原理

二线制EEPROM AT24C02是一种采用I2C接口的串行可电擦除可编程只读存储器。因其接线简单且对数据修改具有足够的灵活性,故得到了广泛的应用。

3.1 I2C总线规范

I2C总线是由数据线SDA和时钟线SCL构成,可发送和接收数据。I2C总线在传输数据的过程中共有三种基本类型信号,它们分别是开始信号:SCL为高电平时,SDA由高电平向低电平跳变,开始传送数据。结束信号:SCL为高电平时,SDA由低电平向高电平跳变,结束传送数据。应答信号:接收端在接收到8位数据后,需向发送端发出特定的低电平脉冲,表示已收到数据。

3.2 二线制EEPROM工作原理

基于NiosII的SOPC通过EEPROM Controller Core可对其进行读写操作,读写规则要遵循EEPROM的时序要求。

(1)    EEPROM的写操作 

如图2所示,EEPROM Controller发出“启动”信号后,紧接着发送4位I2C总线特征码1010,和3位芯片地址码xxx以及写状态位R/W=0。待接收到片外器件的应答信号ACK后,控制器将跟着发送EEPROM存储单元地址和要写入的数据。EEPROM每收到一个字节的数据,都要发送一个ACK应答信号返回给主机。随后主机发送停止信号,对EEPROM写一个字节的操作完成。

(2)    EEPROM的读操作 

如图3所示,EEPROM的读操作包括写地址和读数据两步。控制器首先发送一个“启动”信号和控制字节(包括器件地址和读写状态位R/W=0)到EEPROM,通过写操作设置EEPROM存储单元地址。接着控制器再发送一个“启动”信号和控制字节(此时R/W=1),启动读操作,EEPROM收到信息后将指定单元的数据到发送到SDA线上,控制器收到数据后返回一个NACK信号给EEPROM,随后发送停止信号。

4  EEPROM Controller Core的设计

4. 1 硬件部分的设计


(1)    task logic的设计
本设计的task logic行为模块是基于NiosII的EEPROM Controller逻辑功能的核心部分,要实现通过NiosII系统对EEPROM进行读写,就要按照I2C总线规范及EEPROM的读写要求来设计Controller Core。有限状态机是时序电路设计中经常采用的方式,是许多数字电路设计的核心。所以,我们采用状态机来实现控制器的核心逻辑部分。根据串行EEPROM的读写操作时序可知,用5个状态时钟可以完成写操作,用7个状态时钟可以完成读操作。读写状态中有几个状态是一致的,用一个嵌套的状态机即可。状态转移图如图4所示。

图4

(2)    register file的设计
register file实际上是NiosII处理器通过软件对硬件进行访问和控制的通道,它由一系列寄存器组成,并规定了如何对其进行读写。Register file中的寄存器是根据task logic中需要完成的特定逻辑功能来设定的,task logic中的数据通过register file中的寄存器传输。本次设计中,register file中设定了控制字、地址及数据存储器ctrl_reg,addr_reg,wr_reg,读取数据存储器rd_reg,其宽度都为8位。

(3)    Interface的设计
Interface接口模块是与Avalon总线接口的一个top顶层模块,主要功能是对task logic模块和register file模块进行例化和封装,使其输入输出信号完全符合Avalon总线信号规范,和外接模块的信号规范。本设计中,与Avalon总线接口的信号是:clk, resetn, avalon_chip_select, address, read, write, write_data, read_data;与外接EEPROM接口的信号是:sda, scl。

如图5是EEPROM Controller Core硬件部分设计的modelsim仿真图,根据器件规则,模拟Avalon总线端连续写控制字、地址及数据寄存器,Controller模块根据所写的内容将数据发送到SDA线上,实现对EEPROM的读写。

图5

4. 2 软件部分的设计

EEPROM controller core的硬件部分设计好后,还需要编写相关的驱动程序才能添加到SOPC中使用。其驱动设计如下:
(1)inc中的altera_avalon_ eeprom _regs.h头文件根据NiosII提供的系统读写函数, 定义了读写寄存器的函数原型,如下所示:
#define IOWR_ALTERA_AVALON_EEPROM_CTRL_WRITE(base, data)   IOWR(base, 0, data)
#define IORD_ALTERA_AVALON_EEPROM_DATA_READ(base)         IORD(base, 4)
(2)src中的altera_avalon_eeprom_routines.c文件,对altera_avalon_eeprom_regs.h中定义的基本函数进行调用,编写了实现对EEPROM任意地址读写数据的函数,其中写函数的代码如下:

void altera_avalon_eeprom_write(unsigned int address,alt_u8 ctrl_write,alt_u8 addr_write,alt_u8 data_write)
{
 IOWR_ALTERA_AVALON_EEPROM_CTRL_WRITE(address, ctrl_write);
 IOWR_ALTERA_AVALON_EEPROM_ADDR_WRITE(address, addr_write);
 IOWR_ALTERA_AVALON_EEPROM_DATA_WRITE(address, data_write);
}

5  EEPROM Controller Core的添加

首先,用SOPC Builder中的new component edit添加设计好的Controller Core,将HDL语言描述的文件和驱动软件添加如图6所示,并根据Avalon总线传输规范设置相关的信号线及传输参数。完成后就可将Controller Core添加到SOPC工程,并将其编译下载到FPGA器件中。

图6

同时,在NiosII IDE环境中,我们可以编写用户应用程序,使用自己添加的器件了。在此,我们调用altera_avalon_eeprom_routines.c定义的函数编写了简单的测试程序,对EEPROM的目标地址写入数据并从该地址将数据读出,在console控制台中读出结果正确。

6  结语

本文设计了基于NiosII的EEPROM Controller Core,设计包括了HDL语言描述的硬件部分和软件驱动程序,并将Controller Core添加到SOPC Builder的库中,最后下载到Stratix1S10的 FPGA上,通过读写函数对其进行了验证。同时,本次设计也为开发其它基于SOPC的Controller Core提供了一个范例。

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