Altera实现对新的JEDEC DDR3 SDRAM标准的支持

　　Altera宣布，在FPGA业界实现了对高性能DDR3存储器接口的全面支持。在最近通过的JESD79-3 JEDEC DDR3 SDRAM标准下，Altera Stratix® III系列FPGA可以帮助设计人员充分发挥DDR3存储器的高性能和低功耗优势，这类存储器在通信、计算机和视频处理等多种应用中越来越关键。

　　这些应用处理大量的数据，需要对高性能存储器进行快速高效的访问。符合JESD79-3 JEDEC DDR3 SDRAM标准可满足DDR3存储器的1.5V低功耗电压供电要求，在下一代系统中，使系统功耗降低了30％，而性能更好，存储器容量更大，同时保持了对现有DDR应用的软件兼容性。

　　Stratix III FPGA支持直接嵌入到I/O单元中的读写均衡功能。这可以保证符合JEDEC写入均衡要求，校正到达FPGA的数据。DDR3 DRAM生产商Elpida、Micron、Qimonda、Samsung和Hynix都能够为今后的最终产品使用提供合格的各种速率和容量的DDR3存储器。

　　DDR3中使用的飞越(fly-by)终端提高了信号完整性，但是导致时钟和数据信号之间出现飞行时间斜移(flight time skew)。Altera针对高速工作提供交错DQ信号，从而补偿了斜移。

　　DR3存储器满足了当今高级存储器应用对低功耗和高性能的需求。Stratix III FPGA 24个模块化I/O块上的1,104个用户I/O引脚均支持DDR3 SDRAM高速外部存储器接口，所有I/O块都有专用DQS逻辑，每个I/O含有31个嵌入式寄存器，可最大程度地发挥DDR3的性能。Stratix III器件支持最大时钟速率400 MHz、最大数据速率800 Mbps的DDR3。

　　Stratix III FPGA开发设计使用Quartus® II设计软件7.1订购版，可在www.altera.com/download下载。Stratix III FPGA将于8月份开始发售。

　　DDR3 SDRAM标准包括特性、功能、直流和交流特征参数、封装以及球脚/信号分配等。该标准定义了x4、x8和x16 DDR3 SDRAM器件JEDEC兼容512 Mbits至8 Gbits的最小要求。JEDEC是半导体行业标准的领先开发者。可以从JEDEC网站www.jedec.org下载上个月公布的DDR3标准。