硅设计链厂商通力合作 降低90纳米芯片总功耗

    3月21日，硅设计链产业协作组织（Silicon Design Chain Initiative）的半导体工业领导厂商宣布，经流片验证的低功耗90纳米芯片设计技术可使芯片的总功耗降低40％。
    该低功耗设计采用了多个厂商的先进技术：ARM1136JF-S™测试芯片，ARM® Artisan®标准设计单元库和存储单元，Cadence Encounter™设计平台和TSMC的Reference Flow 5.0。参加硅设计链协作组织的公司有：应用材料Applied Materials, Inc.，ARM, Cadence 设计系统公司和台积电(TSMC)。
TSMC公司的芯片设计服务营销部的高级总监Edward Wan指出：“业界领先厂商首次联合起来，成功地对低功耗技术进行流片验证。这将大大提高90纳米工艺技术的市场占有率。这个项目展示了领先厂商战略性合作的巨大力量，也充分展示了各自的技术产品。”
    于主流的芯片设计商来说，要想取得高效的低功耗设计策略非常困难，因为这需要IP供应商、EDA厂商、制造设备供应商和独立的芯片代工厂等半导体芯片设计链的诸多厂商的共同努力。由Applied Materials、ARM、Artisan Components（现为ARM的一个子公司）、Cadence和TSMC联合成立的硅设计链产业协作组织（Silicon Design Chain Initiative）致力于提供经过验证的设计流程，以解决业界最为棘手的纳米级设计问题。Silicon Design Chain集结了各个公司的专业优势，将模型、设计和分析工具、IP以至硅片产品，可为客户提供经过验证的从设计到批量生产的开发方案。