DSP接口效率的分析与提高

当ＤＳＰ与低速器件接口时，可以通过设置ＤＳＰ片内的等待状态产生控制寄存器（ＷＳＧＲ），在相应的程序空间、数据空间或Ｉ／Ｏ空间产生１～７个等待周期，以使ＤＳＰ的访问速度能和低速器件相匹配。当在同一空间内既有低速器件又有高速器件时，通常ＷＳＧＲ的延时值被设置成与速度最慢的器件相一致，以保证ＤＳＰ对所有的器件都能进行正确的访问。若对高速器件的操作很频繁，则这种对整个空间的延时将极不合理地降低系统速度。例如，有些系统在数据空间同时扩展有ＲＡＭ和ＲＯＭ。而ＲＯＭ的速度一般远远低于ＲＡＭ，其访问周期一般为１００～２００ｎｓ，即使ＤＳＰ和ＲＡＭ的访问速度均可达到２５ｎｓ，但对整个数据空间进行延时后，ＤＳＰ也只能以ＲＯＭ的访问速度（１００～２００ｎｓ）对ＲＡＭ进行访问。在这种情况下，首先应考虑使用软件方法提高效率。其方法是在默认的情况下将ＷＳＧＲ设置成与高速器件一致，当要访问低速器件时再修改ＷＳＧＲ的值。ＤＳＰ常常对外部器件进行连续操作，在这种情况下，软件方法还是比较有效的。但最大问题在于增加了软件负担和不稳定因素。显然，效率最高的情况是，既不需要修改ＷＳＧＲ，ＤＳＰ又能以外部器件本身的速度对它们进行访问。事实上，只要能够产生适当的信号控制ＤＳＰ的ＲＥＡＤＹ端，就可以达到这个目的。ＤＳＰ在开始一个外部总线的操作后，会在每一个ＣＬＫＯＵＴ信号（ＤＳＰ的时钟输出）的上升沿时刻对ＲＥＡＤＹ端进行查询，若ＲＥＡＤＹ为低，则保持总线的状态不变，然后在下一个ＣＬＫＯＵＴ上升沿时刻再次查询，直至查询到ＲＥＡＤＹ为高时结束本次总线访问。下面的设计实例中介绍的硬件等待电路（见图１）能够实现这个功能。它针对不同的外部器件产生相应的等待信号送到ＤＳＰ的ＲＥＡＤＹ端，实现硬等待。其核心器件采用了广泛应用的通用逻辑阵列（ＧＡＬ），ＧＡＬ的引脚定义与图１相对应。使用ＧＡＬ器件使硬件设计变得简单而灵活，可以完成比较复杂的逻辑关系。

例如，频率为５０ＭＨｚ的ＤＳＰ在数据空间外扩有ＲＡＭ和ＲＯＭ各一片，访问周期分别为７０ｎｓ和１５０ｎｓ，地址空间分别为０ｘ８０００～０ｘ８ｆｆｆ和０ｘ９０００～０ｘ９ｆｆｆ。由ＤＳＰ的主频可知，对ＲＡＭ和ＲＯＭ的访问各需插入３个和７个等待周期。下面给出ＧＡＬ源文件的关键部分（它们使用汇编程序ＦＭ的格式编写）：Ｑ０：＝／Ｑ０*／ＲＤ＋／Ｑ０*／ＷＲ
Ｑ１：＝／Ｑ０*Ｑ１*／ＲＤ＋Ｑ０*／Ｑ１*／ＲＤ＋／Ｑ０*Ｑ１*／ＷＲ
＋Ｑ０*／Ｑ１*／ＷＲ
Ｑ２：＝／Ｑ１*Ｑ２*／ＲＤ＋／Ｑ０*Ｑ１*Ｑ２*／ＲＤ＋Ｑ０*Ｑ１*／Ｑ２*／ＲＤ
＋／Ｑ１*Ｑ２*／ＷＲ＋／Ｑ０*Ｑ１*Ｑ２*／ＷＲ＋Ｑ０*Ｑ１*／Ｑ２*／ＷＲ
；构成一个三位的二进制计数器
；Ｑ２为最高位、Ｑ０为最低位
；对读信号或写信号的宽度进行计数
ＧＡＬ＿ＲＥＡＤＹ．ＯＥ＝ＶＣＣ
／ＧＡＬ＿ＲＥＡＤＹ＝／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*／Ａ１２*Ｑ１*／Ｑ０
；为ＲＡＭ的访问插入３个周期
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ０
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ１
＋／ＤＳ*Ａ１５*／Ａ１４*／Ａ１３*Ａ１２*／Ｑ２
；为ＲＯＭ的访问插入７个周期

图２是一个与写时序对应的时序图，其中在下三角符号标出的时刻，ＤＳＰ对ＲＥＡＤＹ端进行查询。

这种方法能够充分使用硬件的速度，并且对软件是透明的，不会增加编程人员的负担。