锂离子电池管理芯片的研究及其低功耗设计 — 数模混合电路的低功

2.1数字电路的低功耗设计

2.1.1数字电路的功耗模型和影响因素

以图2.1.1所示的最基本的反相器单元为例，CMOS数字电路的功耗可以分为静态功耗和动态功耗两个部分：

其中，静态功耗

式中，第一项是P1和N1同时导通时的直流短路电流I SC引起的静态功耗;第二项是由漏泄电流引起，包括亚阈值电流和源漏区与衬底反向偏置时的漏泄电流。

动态功耗是对电路节点等效负载电容进行充放电所消耗的，也称为开关功耗，可表示为

式中，α0→1是开关活动因子，表示每个时钟周期内的状态跳变次数，其大小与电路结构、逻辑功能、输入信号的状态和节点的初始状态有关，一般地，CMOS电路中有α0→1≤1;CL是等效负载电容;ƒ是时钟频率;VDD是电源电压。

在0.18μm及其以上的CMOS电路功耗中，占主导地位的是动态功耗，有时还需要考虑短路功耗，而在一般情况下，漏泄电流和稳态偏置电流功耗都可以忽略。因此，要降低电路功耗，必然要从降低动态功耗入手，可以说，式(2.1.3)是低功耗数字电路的指导公式。

式(2.1.3)可以看出，降低电路的动态功耗，可以有以下四种途径：

第一，降低开关活动因子α0→1。在每个时钟周期内，并不是所有节点的状态都发生跳变，也不是所有状态的跳变都要消耗能量(如1→0的状态转变)，所以降低开关活动因子的本质是，根据输入信号的组合状况，通过优化算法、逻辑结构等方法，减小不必要的耗能跳变。常采用的方法有，门控时钟技术、功耗估算/优化CAD技术和降低跳变编码技术。由于快速、准确地估算α0→1有很大的难度，所以急待开发实用的功耗估算CAD技术;其次，降低α0→1来降低动态功耗十分有效，并且有很大的潜力，所以这也是低功耗研究的重要方面之一。

第二，降低等效负载电容CL。CL主要由两方面构成：一方面是后续门的输入门电容和反相器源漏区的电容，它们和器件工艺有关;另一方面互连线电容。

因此要降低CL，可以采用优化逻辑电路(如减小所用晶体管数目)、优化晶体管尺寸、工艺映射中降低高活动因子的电容、版图中合理布局等方法。可以说，在设计的各个层次，都需要考虑到CL对功耗的影响。

第三，降低工作频率f.如果仅仅通过降低电路的频率来降低功耗，则它必然是以牺牲速度为代价的。所以时钟(频率)管理的策略是，在保证电路主频不变的情况下，通过多频率技术，即在不同系统部分中