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PCIe 5.0首秀!PCIe 4.0刚出生就落伍了?

作者:上方文Q时间:2019-10-14来源:快科技收藏

产品正在纷纷面世,但是下一代已经迫不及待地走来,标准规范刚刚完成不到半年的它,已经得到了一批产品和技术的采纳,比如Intel 10nm Agilex FPGA,比如CXL、CCIX、Gen-Z高速互连标准。

本文引用地址:http://www.eepw.com.cn/article/201910/405747.htm

近日,芯片开发工具和硅片IP大厂(Synopsys)展示了自己的 CXL、 CCIX方案,这也是PCIe 5.0首次公开秀肌肉。

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CXL、CCIX都是芯片间的互连协议,用于连接处理器和各种加速器(标量/矢量/矩阵/空间等架构),并保持低延迟的内存和缓存一致性,都面向异构计算架构。

CXL 1.0/1.1、CCIX 1.1版本都引入了PCIe 5.0,利用其单链路32GT/s高带宽的优势,并原生支持不同的链路带宽。

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最近推出的DesignWare CXL IP方案可采用16nm、10nm、7nm工艺制造,支持16个PCIe链路,包括CXL 1.1控制器、硅验证的PCIe 5.0控制器、硅验证的32GT/s PHY物理层、RAS、VC验证IP。

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DesignWare CCIOX 1.1 IP方案尚未正式发布,不过从展示来看,其功能已经完备,PCIe 5.0已经很好地融入其中。

两套展示方案都基于FPGA和特殊设备,而没有使用真实的芯片,所以还只是功能上的演示,距离实际产品尚还需要一些时日,但这无疑表明,PCIe 5.0会比我们想象的来得更快。



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