PLL-VCO设计及制作
图4MCl45163P的构成 电路的接地 VDD（3端子） 正电源（+5V） OSCin(26端子，27端子)
(此为LSI，集积度高，与VCO电路配合，可以组成PLL电路。) MC145163P主要功能端口说明 fin
(1端子) 频率合成器的可程式化计数器（/N计数器部）的输入，通常fin 可以从VCO取得，以AC结合连接至1端子。在标准CMOS逻辑位准之大振幅信号的场合，也可以采用直接结合。 Vss
(2端子)PDout
(4端子)当伯VCO控制信号，由相位比较器的3状态输出。
频率fv > fr或fv相位前进；负脉波。
频率fv fr或fv相位延迟；正脉波。
频率fv = fr与同相位；高阻抗状态。RA0
RA1（5端子，6端子）由这些输入，设定基准分频器（R计数器）的分频比。分频比可以从512，2048，4096中选择。 ΦR，ΦV
（7端子，8端子）利用这些相位比较器的输出，与通低频虑波器组合，成为VCO的控制信号。
频率fv > fr或相位前进的场合：
ΦV 会发生L脉波，ΦR 会维持H。
频率fv fr或fv相位延迟的场合：
ΦV 维持H， ΦR产生L脉波。
频率fv = fr与同相位的场合：
ΦV ，ΦR 都成为H。BCD输入
（9端子-24端子）这 些的输入数据，在N计数器的内容成为时，会被预先设定（preset）.
9端子为100位数的LSB，24端子为100位数的MSB，由于内藏有pull down电阻。因此，在输入开放时成为L位准。利用BCD数字设定SW的使用，可以任意设定3至9999为止的任意分频比。REFout
(25端子)内部基准振荡器外部基准信号的缓冲输出。 OSCout, 在这些端子上连接水晶振荡子时，便成为基准振荡器。使用适当值的电容连接OSCin与接地间，以及OSCout与接地间。OSCin也成为外部一产生基准信号的输入。这些信号通常在OSCin做AC结合。但是，在大振幅信号（CMOS逻辑位准）的组合，则使用DC结合。在外部基准Mode中，不必要与OSCout连接。 LD（28端子） PLL锁栓检知信号，在PLL回路成为锁栓时（fr与fv的频率与相位为相同时）成为H，不成为锁栓时则产生脉波。
图5 
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