PLL-VCO设计及制作
在此说明以晶体振荡器做为基准振荡器,将其与VCO以及PLL电路组合成为信号产生器的情形也被称为频率合成器。
此一PLL-VCO电路的设计规格如表l所示。振荡频率范围为40M~60MHz内的10MHz宽。每一频率阶段(step)宽幅为10kHz。频率的稳定度目标与晶体振荡电路相近。
PLL-VCO的工作原理
表一 PLL-VCO的设计规格 | |
振荡频率 | 40M-60MHz中的10MHz宽幅 |
频率阶段 | 10KHz |
频率稳度 | 与晶体振荡器同等 |
振荡波形 | 正弦波 |
温度范围 | 0-50℃ |
电源电压 | 12~15V |
表1 PLL-VCO的设计规格
(根据使用目的与规格,决定振荡频率与频率阶段。频率稳定度高,且可以做阶段性变化。)
图3所示的为此将制作的PLL.VC0电路之方块图。假设VCO电路的振荡频率为53.29MHz工作原理。
(利用数字设定用SW设定BCD符码,做为频率的设定,将晶体与VCO电路做相位比较,以达频率稳定化。)
首先,利用晶体产生10.24MHz之振荡。再将此做1024分频,产生fr=10kHz的基准频率。
另外,将VCO电路之振荡频率fosc利用N分频电路做N分频成为fo也即是,fo=fosc/N。此一分频比N之值,是利用数字设定用SW,根据BCD (Binary Coded Decimal)符码而设定的。
接着,利用相位比较器做fr与fo的相位比较。如果frfo时,会发生误差检出脉波。此再利用回路滤波器积分成为直流电压,以此控制VC0振荡电路,使fr=fo。
在PLL电路成为锁栓(Locked)状态时,VCO的振荡频率应该为fosc=N x f0=N x fr
假设数字设定用SW所设定的数字为5329时,fosc成为fosc=5329×10kHz=53.29MHz
所以,只要改变数字设定用SW所设定的数字,便可以改变VCO的振荡频率。
因此,PLL电路为利用频率反馈控制,使fr=fo。而且由于fr是经由晶体振荡器的频率分频而得,所以,PLL的VCO所产生的频率稳定度可以与晶体振荡器比美。
PLL用IC MC145163P
此所使用的PLL用IC为Motorola公司的MC145l63P。图4所示的为MC145163P的特性与端子连接图,以及方块图。
此一IC内含有可以产生基准频率fr的晶体振荡电路与分频电路,将VCO信号分频用的N分频电路,以及将fo与fr做为此较用的相位比较电路。
此一IC为28个端子DIP型。电源电压为3~9V工作原理,工作原理频率为30MHz(电源电压5V),如果电源电压成为9V时,工作原理频率可以延伸至80MHz。因此,对于设计规格为40M~60MHz而言,不会有问题。
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