高性能32位内核与基于微控制器存储架构的集成

32　位　MCU　性能差异

微控制器(MCU)领域如今仍由　8　位和　16　位器件控制，但随着更高性能的　32　位处理器开始在　MCU　市场创造巨大收益，在系统设计方面，芯片架构师面临着　PC　设计人员早在十年前便遇到的挑战。尽管新内核在速度和性能方面都在不断提高，一些关键支持技术却没有跟上发展的步伐，从而导致了严重的性能瓶颈。

很多　MCU　完全依赖于两种类型的内部存储器件。适量的　SRAM　可提供数据存储所需的空间，而　NOR　闪存可提供指令及固定数据的空间。

在新　32　位内核的尺寸和运行速度方面，嵌入式　SRAM　技术正在保持同步。成熟的　SRAM　技术在　100MHz　的运行范围更易于实现。对　MCU　所需的典型　RAM　容量来说，这个速度级别也更具成本效益。

但是标准的　NOR　闪存却落在了基本　32　位内核时钟速度之后，几乎相差一个数量级。当前的嵌入式　NOR　闪存技术的存取时间基本为　50ns　(20　MHz)。这在闪存器件和内核间转移数据的能力方面造成了真正的瓶颈，因为很多时钟周期可能浪费在等待闪存找回特定指令上。

标准MCU　执行模型——XIP　(eXecute　In　Place)更加剧了处理器内核速度和闪存存取时间之间的性能差距。

大容量存储中的应用容错及　SRAM较高的成本是选择直接从闪存执行的两个主要原因。存储在闪存内的程序基本不会被系统内的随机错误破坏，如电源轨故障。利用闪存直接执行还无需为MCU器件提供足够的　SRAM，来将应用从一个　ROM　或闪存器件复制至目标　RAM　执行空间。

消除差距

理想的情况是，改进闪存技术，以匹配32位内核的性能。虽然当前的技术有一定的局限，仍有一些有效的方法，可帮助架构师解决性能瓶颈问题。

简单的指令预取缓冲器和指令高速缓存系统在32位MCU设计中的采用，将大大提高MCU的性能。下面将介绍系统架构师如何利用这些技术将16位的MCU架构升级至32位内核CPU。

在　MCU　设计中引入　32位内核

图　1　介绍了将现有16位设计升级至基本32位内核的情况，显示了新32　位内核及其基本外设集合之间的基本联系。由于我们在讨论将新的32位处理器内核集成至新的　MCU　设计，我们假设可采用新32位内核采用以下规范。

图1　　为现有设计引入32位内核

32　位内核——改良的哈佛架构

与很多　MCU　一样，新的　32位　内核也采用改良的哈佛架构。因此，程序存储和数据存储空间是在两个独立的总线构架上执行。一个纯哈佛设计可防止数据在程序存储空间被读取，该内核改良的哈佛架构设计仍可实现这样的操作，同时，该32位内核设计还可实现程序指令在数据存储空间的执行。

在标准总线周期内，程序和数据存储器接口允许插入等待状态，有助于响应速度缓慢的存储或存储映射器件。