基于DP标准的扩频时钟发生器系统参数研究

1 引言
DP(DisplayPort)接口标准旨在寻求代替计算机的数字视频接口DVI(Digital Visual Interface)、LCD显示器的低压差分信号LVDS(Low Voltage Differential Signal)，作为设备间和设备内的工业标准，并在若干领域跃过DVI和高清晰多媒体接口HDMI(High Definition Multimedia Interface)这两种接口标准。DP利用目前交流耦合电压差分的PCI Express电气层，有1～4个工作速率为217 Gb/s的数据对(Lanes)，最高可获得4条通道总共多达10．8 Gb/s的带宽。时钟不是分离的，而是内置于Lanes。传输命令和控制的辅助数据通道是双向的，最高传输比特率可达1 Mh／s。DP支持的最大传输距离为15 m，而其工作电平比DVI更低。
电子产品的性能不断提高，其微处理器的频率也在不断增加，由此产生的电磁干扰会影响电子产品的正常使用。为抑制电磁干扰，研究者们先后开发出屏蔽、脉冲整形、滤波、低电压差分时钟、特殊版图布局、扩频时钟发生器等方法，其中扩频时钟发生器可有效减小峰值和谐波功率，且可通过电路设计去实现，从而得到了广泛应用。这里扩频时钟的实现方法是直接对控制电压进行调制，从而线性影响输出时钟的频率。调制信号对于输出是带通的，调制频率应在带通范围内：该信号经分频器后作为鉴频鉴相器的输出，需使调制信号的频率小于环路带宽K。

2 系统参数设计
该设计的主要任务是在合理设计锁相环路的基础上运用外加电荷泵对压控振荡器的控制电压进行三角波调制，得到所需的扩频时钟。图1为扩频时钟发生器系统框图。

2．1 锁相环工作原理
作为一种集成电路模块，锁相环在电气测控或功率变换系统中用来对输人信号进行处理后输出一个时钟信号，并使该时钟信号与指定频率信号(一般为基频信号)具有相同的频率和相位信息，即使这两个信号具有同步性(或称相干性)。锁相环的基本组件包括鉴相器、环路滤波器和压控振荡器，三者形成一个负反馈环路结构，如图2所示。鉴相器用于判断压控振荡器的输出信号与输入信号之间的相差幅度，输出至低通滤波器进行滤波和平滑，以消除高频干扰和其他不稳定因素的影响，并以此作为压控振荡器的控制信号。压控振荡器根据相位误差信号，自适应地调节内部时钟输出信号，使其频率和相位与输入信号保持一致，实现锁相功能。

设锁相环的输入信号为u1(t)，压控振荡器的输出信号为u2(t)，且可表示为：

式中，ω1和ω2为信号角频率，θ1和θ2为信号相位。