高速图像处理系统中DDR2-SDRAM接口的设计

2．1 时钟生成模块
时钟生成模块主要负责整个系统的所有时钟，包括DDR2控制器所需要的时钟，外部图像所需的时钟。全部由DCM来产生。
2．2 数据接口模块
数据接口模块主要是负责不同数据之间格式的转换，这个模块主要是考虑到输入端的数据的不同格式，必须经过格式转换才能符合DDR2位宽的数据。
2．3 输入／输出缓存模块
输入／输出缓存模块是采用V5器件的DRAM来实现FIFO的，输入缓存是由两个DRAM来完成的，DRAM配置为12×1 024，12为数据宽度，1 024为存储深度，这个配置是根据具体图像的位宽和每行的像素点来设定的。在这里暂定的图像源是标准的VGA图像，其大小为800×600。数据源每写入一行数据(800个数)，然后读出一行数据。考虑到系统的稳定性，采用两个FIFO交替的读／写数据，也就是所谓的乒乓操作，如图4所示，当一个FIFO在读时，另一个FIFO就写，然后交替读／写。在每一个FIFO读完数据后，对其清零。这样就保证每一次写入的数据不相互干扰，保证了系统的稳定性。其中的输入／输出选择单元是通过判断VGA图像的行数来判断写和读哪个FIFO的。

除了缓存数据，FIFO在本模块的另一个重要的作用就是时钟域的转换。外部的输入数据和输出数据的时钟都是40 MHz，而DDR2的读／写数据时钟是100 MHz的，这样就存在着时钟域的转换问题，由于FIFO的读／写可以用不同的时钟。在输入端，就可以用40 MHz的时钟把数据写入FIFO，然后用100 MHz的时钟从FIFO读出数据。在输出端可以用100 MHz的时钟把从DDR2读出的数据送入FIFO，然后再用40 MHz的时钟从FI-FO中读出数据，送到VGA显示。但是由于读入与写出的时钟频率不一样，很容易出现FIFO读空和写满的问题。该问题的一般解决方法是利用FIFO的ALMOSTFULL和ALMOSTEMPTY来解决。在这个系统中，考虑到输入的数据源和VGA显示的时钟频率都是40 MHz，所以采用VGA数据有效信号来控制FIFO的写，行消隐信号来控制输入FIFO的读，即每来一行数据才读一行数据，这样就保证了输入FIFO不会读空。而输出FIFO的写是通过DDR2内部的读数据有效位来控制的，因为DDR2内部的操作是写1行，读1行，所以在写入FIFO一行数据后，要等到下一行到来后，才会往输出FIFO写入数据，所以也就解决了输出FIFO写满的问题。
2．4 DDR2-SDRAM控制模块
DDR2-SDRAM的读／写控制是整个系统的关键。由于要缓存图像，所以就必须在DDR2里面开辟两个大小相同的存储单元。这两个存储单元的大小是根据一帧图像的大小来开辟的，其大小为800×600个存储单元。对DDR2的存储操作为先向第一个存储单元写入第一行数据，读出第二个存储单元的第一行数据。当写满第一个存储单片后，第二个存储单元也被读空，这时候交换读／写地址，读一个存储单元，写第二个存储单元，依次轮换。