一种超低功耗5.8GHz双模前置分频器设计
需要注意的是，当图4的锁存器工作在求值模式时(CLK为低电平)，如果此时输入信号D由高电平向低电平变化，则输出Q的状态发生翻转，导致误操作。于是需要在锁存器的输入端加上一级时钟伪PMOS，如图5，以防止图4所示的锁存器工作在求值模式时输入端D电压发生由高到低的翻转，保证锁存器的输出在单个周期仅可以改变一次。图5即为本文采用的负边沿触发的动态D触发器，相比于图3所示的YuanSvensson D触发器，动态D触发器的晶体管数目减少了三个，增强了时钟的驱动能力，不仅提高了电路的工作频率，而且大大降低了功耗。同时将“与 ”门集成到DFF中去，如图6所示。仿真结果表明这种集成“与”门的D触发器工作速度有一定提高，同时也降低了电路的功耗。在同步2／3分频器中，DFFl采用的是不带“与”门的D触发器，DFF2采用带“与”门的触发器。
1．4 异步除2分频器
经过同步2／3分频器分频后，信号的频率已经降低。由于方波驱动较长分频链时，可能引起模块内部某点的高电平陷落，从而造成整个电路的逻辑混乱。由于同步分频器中D触发器的NQ端输出的高电平不稳定，可以通过在Q端添加缓冲器予以解决。仿真结果表明，用该触发器组成的异步链可在速度、频率和功耗间达到很好的折衷。本文引用地址：http://www.eepw.com.cn/article/157518.htm
2 电路的调试与仿真
调试时，首先要确定P1管与Nl管的宽长比(W／L)以保证时钟为高电平时，图4所示的锁存器N2管总保持在关断状态，电路处于保持模式，因而输出O点的电压保持不变。当时钟从高变为低时，锁存器进入求值模式，此时如果输入D为低电平，这时N2管和P2管都导通，要求P2管的上拉能力比N2的下拉能力弱，以保证Q点输出VOLQ比下一级门电路的输入电压VIL低，即输出在低电平范围内。
采用TSMC90nm CMOS工艺，电源电压1．2V，使用Mentor公司的Eldo软件对本设计进行仿真，仿真结果显示，输入频率为5．8GHzH寸，电路功耗仅为O．8mW。仿真波形如图8所示。
3 结论
对于一个双模前置分频器来说，工作的速度(输入信号的频率)和功耗是其性能最重要的两个参数，本文采用动态有比D触发器的结构，相比于传统的Yuan-SvenssonTSPC D触发器，MOS管的数目减少了3个，这个对于VLSI来说将大大提高了其集成度，因此有着更好的工作频率和更低的功耗。并在此基础上设计了一个前置分频器。完全覆盖了WLAN IEEE802．11a通信标准的所有频段。采用TSMC90nmCMOS工艺，电源电压1．2V，运用Mentor公司的Elod软件对本设计进行仿真，电路工作在5．8GHz时功耗仅为0．8mW。电路最高工作频率可达到6．25GHz。
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