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解决DSP设计面临的终极挑战

作者:时间:2012-12-21来源:网络收藏

时钟树(用于实现同步时钟以触发的线网和缓冲区)会在其自身的触发运算过程中从芯片中吸收一些能量。在对最新的高速芯片中遍布的时钟树(通常数量较大)进行充电和放电的过程中,也会消耗能量。此外,有些新一代 使用了速度更快的时钟 (1GHz 或更高),这就需要耗能更多的更大的激励器。如果要通过芯片和相关的时滞最小化时钟传播延迟,则需要更大的激励器。这又导致消耗更多的能量。

用于降低能耗的时钟树门控

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信号随时禁用未使用的模块。被禁用的模块中包含的相关逻辑和时钟树会因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(门和触发器阵列)

MODULE1 (array of gates and flip-flops)

MODULE1(门和触发器阵列)

MODULE2 (array of gates and flip-flops)

MODULE2(门和触发器阵列)

设备人员可以通过组合以下成熟的技术来降低时钟树中的能耗:

单独启用时钟的触发器,可以在需要计时时限制触发运算的次数。

门控时钟树,可以在不使用时动态阻止对整个电路段计时。

多循环路径,可以减少电路中的触发次数以及触发的频率。

在架构上可行的情况下组合计算线路,从而让一系列 的MAC 运算可以在级联组合电路而不是同步反馈电路中实现。借用多循环路径技术;这种方式可以极大地减少所用的触发次数并降低触发频率。

最小化触发器和电路的使用范围,使用物理尺寸较小的时钟树,从而缩小所需的激励缓冲区。

最后,消除全部时钟树可以在提高性能的同时极大地降低能耗。无时钟设计技术可以用在耗能最多的逻辑电路部分。思想超前的设计人员会积极地追随上述方案。在性能和功率之间一直存在的冲突时,无时钟设计是效率最高、成本效益最好的方式。

逻辑切换优化

逻辑切换在能耗方面发挥着重要的作用,因为整体能耗都发生在逻辑切换状态转换的充电和放电过程中。可以采用以下成熟技术的组合来最大程度地减少逻辑转换中的能耗。

优化物理门:这种技术可以实现最大的能效指标收益,对于较小的芯片尺寸技术更是如此。虽然其原理非常简单,但使用当前的布局工具和方法来实现这种技术却有一定难度;因为这些工具和方法原来的开发目的是加快推出产品,牺牲性能来提高设计的水平和复杂度。

最终发明了物理门,可以使用某种抽象语言 (如 VHDL)来根据设计人员的功能目标来创建芯片。这种技术既有优点也有缺点。目前的标准方法是让设计人员避开物理实现方式的细节,从而加快产品推出的速度。

这种技术的缺点是复杂芯片的设计人员无法控制其设计,包括无法控制线路的长度,从而可能极大地增加电路的总电容。在找出最佳的线路和电路设计方面,设计人员仍然优于设计工具。如果使用成熟的技术并深入了解设计细节,人脑的判断仍然具有优势。设计人员还可以立即发现集成电路的细微变化可能成倍减少互连线路长度的情况。事实上,记录的信息显示,有人干预的物理门技术可以将电路线路的平均长度最高缩减一半(与传统的最佳自动后端工具中实现的相同设计相比)。而且,由于战略性布线实现的电路集成度可以轻松地将硅使用率提高到 90% 以上。这意味着,与使用自动后端工具的结果相比,硅使用率提高了大约 20%。

此外,与自动布线和路由的设计相比,激励这些极短线路的门通常尺寸较小,能耗也更低。因此,与自动布线的同类设计相比,整个电路的尺寸更小,运算速度更快,能耗也大幅降低。在 90 纳米技术中仅使用低 HVT 逻辑元素时,这种电路集成技术允许整个数据路径引擎以 1.5-2GHz 的速度运行,而其能耗与传统设计的同类电路相比最多可降低 4 倍。

Design placed by conventional back-end tools: 70-80% silicon usage efficiencey

传统后端工具布线的设计:70-80% 的硅使用效率。

Designer Optimized circuit placement: 90% silicon usaged efficiency

经过设计人员优化的电路布线:90% 的硅使用效率。

Advantages of Optimized Placement: Circuit Compaction and Power Reduction.

优化布线的优势:电路集成度高,能耗降低。

The gates are illustrated in yellow, unused silicon is shown in purple.

门用黄色表示,未使用的硅用紫色表示。

优化长信号的线路:与其它高功率高速度的电路元素结合使用时,长信号线路可以显著地提高性能。例如,数据总线可以使用长路由并频繁改变状态。降低此类线路的整体电容可以极大地降低能耗,加快速度,并减少缓冲需求。但是,设计人员的难题是:要通过加大间距布置长信号来降低电容,同时仍要允许线路器关闭设计中密度极高的部分。其中的部分工具和方法包括:

消除对状态进行无益更改的电路:禁用其更改后的输出不会被使用的任何电路。这可以通过使用时钟门控实现。

减少高频门的数量:PC 处理器芯片(如 Pentium™ 和其它处理器)已经证明,提高功能要以增加能耗为代价。能耗的指数级增长源于利用以下一种或多种技术提高电路的性能:

使用复杂度更高的电路(即使用超前加法器而不是并行加法器),则会占用更大的面积,消耗更多的能量;

使用较大的门、缓冲区和激励器来加快切换速度,致使回报的逐渐减小。

通常,同等的性能可以通过使用更简单、速度更慢的电路实现;这些电路以并行方式运算,或者采用慢速的多循环路径,这可以极大地降低能耗。但是,与人们预料的情形相反,此类电路通常占用的总体面积较小。事实上,即使以并行方式使用,它们的总布线量通常较少。这是因为,从个体上看,与更快、更大、更耗能的大型电路相比,它们在每个实例上所需的门数更少,门更小。



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