基于DDS的波形发生器设计

　　0 引 言

　　随着信息技术的发展及测试对象不断丰富，现代电子系统对波形发生器也提出了更高的要求。传统的模拟信号发生器已经不能满足客观要求，急需能产生用户定义波形的仪器。伴随电子测量技术与计算机技术的紧密结合，一种新的信号发生器――任意波形发生器应运而生，它可产生由用户定义的任意复杂的波形，因而具有广阔的应用发展前景。目前设计波形发生器的方法通常有三种：

　　(1)传统的直接频率合成技术(DS)。该类方法能实现快速频率变换，具有低相位噪声以及所有方法中最高的工作频率。但由于采用大量的倍频、分频、混频和滤波环节，导致其结构复杂、体积庞大、成本昂贵，而且容易产生过多杂散分量。

　　(2)锁相环式频率合成器(PLL)。该类技术具有良好窄带跟踪特性，可选择所需频率信号，抑制杂散分量，且省去大量滤波器，有利于集成化和小型化。但由于锁相环本身是个惰性环节，锁定时间较长，因而频率转换时间较长，且由模拟方法合成的正弦波的参数(如幅度、频率和相位等)都难以定量控制。

　　(3)直接数字式频率合成器(Direct Digital Fre-quency，DDS)。该类方法具有高频率稳定度、高频率分辨率以及极短的频率转换时间。此外，全数字化结构便于集成，输出相位连续，频率、相位和幅度均可实现程控，而且理论上能够实现任意波形。

　　1 DDS基本原理和特点

　　1.1 DDS基本原理

　　直接频率合成技术实际上是通过将存储的波形数据，通过特定算法，经过高速D/A转换器转换成所需要模拟信号的数字合成技术。其基本原理框图如图1所示。

　　由图1可见，其主要由标准参考频率源、相位累加器、波形存储器、数/模转换器等部分组成。其中，参考频率源一般是一个高稳定的晶体振荡器，其输出信号用于DDS中各部件同步工作。当频率合成器正常工作时，在标准频率参考源的控制下(频率控制字K决定了其相位增量)，相位累加器则不断地对该相位增量进行线性累加，当相位累加器积满量时就会产生一次溢出，从而完成一个周期性的动作，即合成信号的一个频率周期。累加器的输出地址对波形ROM进行寻址，从而把存储在相位累加器中的抽样值转化成对应的正弦波幅度序列。通过高速D/A变换把数字量变成模拟量，经过低通滤波器进一步平滑并滤掉带外杂散，得到所需的波形。

　　1.2 DDS实现的正弦信号分析

　　理想DDS的输出频谱就是指不存在相位舍入误差、幅度量化误差和DAC误差时，系统输出的频谱。这时，整个DDS系统就相当于理想的采样保持电路。其输出信号的频谱结构是以Sa(・)函数为包络的一组离散谱线，如图2(所选fc=200 MHz，fo=40 MHz)所示，只在f=nfc±fO=(n±K/2N)fc处存在离散谱线。

　　2 系统设计

　　DDS芯片的选择对于方案性能十分关键，除了要考虑其输出带宽外，还要从整个系统的角度出发进行选择。AD公司的芯片一般都具有集成DAC和时钟可倍频的特点。内部集成DAC的方案可以使得整个系统的设计变得极为简便，而且也有很好的性能;可利用时钟可倍频的特点，以降低对晶振的要求。在本方案中，采用AD9854作为DDS的核心芯片，应用AD公司的数字处理器ADSP21065作为主处理器，主要实现对AD9854的控制和置数。

　　2.1 DDS芯片――AD9854

　　AD9854数字合成器是AD公司的一款高度集成的DDS器件，其内部集成了双48位频率累加器，双48位相位累加器，正余弦波形表，双12位正交数模转换器，双12位数字倍增器，可编程的基准时钟倍增器以及调制和控制电路，能够在单片机上实现频率调制、相位调制，可编程的幅度调制以及I，Q两路正交调制等多种功能。当AD9854作为一个精确的时钟源时，它能产生高稳定度，频率一相位一幅度均可编程的正弦和余弦输出。其主要特点有：

　　工作频率高 其工作频率高达300 MHz，其电路结构允许产生频率达到150 MHz的同时正交输出信号。相位截断到17位保证了优良的无杂散信号动态范围(SFDR)。

　　频率分辨率高 其创新的高速DDS核提供了48位的频率分辨率(当SYSCLK为300 MHz时有1μHz的调节分辨率)。

　　可编程的基准时钟倍增器 AD9854的可编程的4×～20×的REFCLK倍增器电路在内部从一个低频的外部参考时钟产生300 MHz的系统时钟，节省了用户的花费，减小系统时钟源的难度。

　　内部集成高性能DAC 两个12 b/300 MHz的DAC使输出信号的信噪比(SNR)满足要求。

　　简单的高速串、并行数据接口 并行口的数据传输速率达到100 MHz，串行口也有10 MHz的速度，频率转换时间最低能达到10 ns。

　　多种工作模式 有五种可编程的工作模式：单音调模式、非斜升FSK、斜升FSK、线性调频和BPSK，在使用中可以根据不同的需要进行转换。

　　2.2 数字信号处理器――ADSP21065

　　ADSP21065采用超级哈佛总线结构，内部有4条独立的总线，分别用于双数据存取、指令存取和输入/输出接口，十分有效地将数字信号处理系统的主要功能块集成在一片芯片上。它的主要性能特点有：

　　主频最高可达66 MHz;片内O.5 MB SRAM，可以灵活地设置成16/32/40/48 b格式，用于数据/程序存储;乘法器为32/40 b浮点输入，40 b结果，或32 b定点输入，80 b结果;ALU支持32/40 b浮点加减，32 b定点加减，允许同时求2个操作数的和/差，这对于蝶形运算十分有利;运算单元具有120.MFLOPS的峰值运算能力，可以在单周期内带条件判断地执行一次乘、一次加、一次减和一次跳转;两个优先权不同的定时器中断矢量;同时16个循环寻址，同时2个位反序寻址。

　　2.3 系统设计

　　系统设计框图如图3所示，利用了AD9854的并行可编程模式，没有片选信号。D7～D0为8位双向并行可编程数据输入端口，A5～AO为6位并行地址输入端口。ADSP21065的WR，RD引脚分别与AD9854的RDB/CSB，WRB/SCLK引脚相连，对AD9854的读写进行控制。系统通过波形选择开关确定输出信号的波形模式，再由CPLD控制器将波形模式传送至AD-SP21065的FLAG引脚。然后ADSP21065通过8位数据线D7～DO将所选模式传送至AD9854的控制寄存器，并对AD9854进行相应的初始化和置数。DDS的两个频率控制字FTW1和FTW2通过D7～D0传送至双48位频率控制寄存器，确定输出信号频率。这样就会在AD9854的输出端产生正弦调制信号，此正弦信号是由AD9854内部的12位D/A转换得到的阶梯信号，含有丰富的高次频谱分量，需经过低通滤波器，通过放大电路进行放大获得所需输出信号。

　　3 软件设计

　　数字处理器ADSP21065有48位的超长指令集(VLIW)，一条指令可以包含多个可选操作。全部指令分成四大组：计算和数据存取、程序流控制、直接数据存取以及其他类指令。其中的计算和数据存取、程序流控制两组指令充分利用了ADSP21065片内多个功能单元的并行操作特性，可以同时进行乘法、加法、减法等多个运算，体现了ADSP21065超级哈佛结构的高效特点。整机系统软件设计采用了AD公司开发软件Visu-al DSP++，其提供了丰富的数据分析、处理菜单，大大提高了程序的设计效率。其总体流程图如图4所示。

　　4 结 语

　　随着无线通信、数字电视、卫星定位遥控遥测技术以及精密制导等现代高技术的广泛应用和不断发展，对频率源的频率稳定度、频谱纯度、濒率范围都有更大的要求，对作为频率源的频率合成器的性能要求越来越高。在目前已有的各种频率合成技术中，DDS技术以其优越的性能得到越来越多的应用，同时也在应用中促进了该技术的进一步优化和发展。本文介绍了一种以AD公司DDS芯片AD9854和数字处理芯片AD-SP2106为设计基础的波形发生器系统设计方案，可以产生高精度、高分辨率的任意波形，给出了硬件接口电路设计以及软件系统流程设计。